基于块的处理器核复合寄存器制造技术

本公开的实施例涉及基于块的处理器核复合寄存器。公开了与基于块的处理器核复合寄存器相关的系统、装置和方法。在所公开的技术的一个示例中，处理器可以包括多个基于块的处理器核，多个基于块的处理器核用于执行包括多个指令块的程序。相应的基于块的处理器核可以包括一个或多个可共享资源和可编程复合控制寄存器。可编程复合控制寄存器可以用于配置一个或多个可共享资源中的哪些资源与多个处理器核中的其他处理器核共享。核中的其他处理器核共享。核中的其他处理器核共享。

【技术实现步骤摘要】
基于块的处理器核复合寄存器
[0001]本申请是国际申请日为2016年9月13日、于2018年3月19日进入中国国家阶段、中国国家申请号为201680054472.2、专利技术名称为“基于块的处理器核复合寄存器”的专利技术专利申请的分案申请。


[0002]本公开的实施例涉及基于块的处理器核复合寄存器。

技术介绍

[0003]由于摩尔定律所预测的持续的晶体管扩展，微处理器已经从晶体管数的持续增加、集成电路成本、制造资本、时钟频率、以及能量效率中收益，而相关的处理器指令集架构(ISA)却很小变化。然而，从在过去40年里驱动半导体工业的光刻扩展实现的益处正在放缓或者甚至反转。精简指令集计算(RISC)架构已经成为处理器设计中的主导典范很多年。乱序超标量实现尚未在面积或性能方面展现出持续改进。因此，存在对于扩展性能改进的处理器ISA改进的足够机会。

技术实现思路

[0004]公开了用于将处理器核的一个或多个资源组成为较大的逻辑处理核的方法、装置和计算机可读存储设备。处理器核实现了基于块的处理器指令集架构(BB
‑
ISA)。所描述的技术和工具能够潜在地改进处理器性能，并且可以彼此分离地被实现，或者彼此各种组合被实现。如下面将更充分地描述的，所描述的技术和工具可以被实现在以下各项中：数字信号处理器、微处理器、专用集成电路(ASIC)、软处理器(例如，使用可重新配置逻辑被实现在现场可编程门阵列(FPGA)中的微处理器核)、可编程逻辑、或者其他适合的逻辑电路。如对于本领域的普通技术人员而言将容易地明显的，所公开的技术可以被实现在各种计算平台中，包括但不限于服务器、大型机、手机、智能电话、PDA、手持式设备、手持式计算机、触摸屏平板设备、平板计算机、可穿戴计算机、以及膝上型计算机。
[0005]在所公开的技术的一些示例中，处理器可以包括用于执行包括多个指令块的程序的多个基于块的处理器核。相应的基于块的处理器核可以包括可编程复合控制寄存器和一个或多个可共享资源。可编程复合控制寄存器可以用于配置一个或多个可共享资源中的哪些资源与多个处理器核中的其他处理器核共享。
[0006]提供本
技术实现思路
以引入以在具体实施方式中下面进一步描述的简化形式的概念的选择。本
技术实现思路
不旨在标识要求保护的主题的关键特征或基本特征，其也不旨在用于限制要求保护的主题的范围。所公开的主题的前述和其他目标、特征以及优点将从参考附图进行的以下具体实施方式变得更加明显。
附图说明
[0007]图1图示了如可以在所公开的技术的一些示例中使用的包括多个处理器核的基于
块的处理器。
[0008]图2图示了如可以在所公开的技术的一些示例中使用的基于块的处理器核。
[0009]图3图示了根据所公开的技术的某些示例的多个指令块。
[0010]图4图示了源代码和相应的指令块的部分。
[0011]图5图示了如可以在所公开的技术的一些示例中使用的基于块的处理器头部和指令。
[0012]图6是图示基于块的处理器中的处理器核的状态的进展的示例的流程图。
[0013]图7是图示包括具有多个基于块的处理器核的处理器的示例系统的示图。
[0014]图8是图示包括可共享和不可共享资源的基于块的处理器核的示例的示图。
[0015]图9是图示基于块的处理器核的示例控制寄存器的示图。
[0016]图10至图12图示了被配置为使得资源在物理处理器核之间共享的多核处理器的示例。
[0017]图13和14是图示如可以在所公开的技术的一些示例中执行的对处理器编程以使用逻辑处理器和/或逻辑资源来执行线程的示例方法的流程图。
[0018]图15至17是图示如可以在所公开的技术的一些示例中使用的在逻辑处理器和/或逻辑资源上配置和/或执行程序的线程的示例方法的流程图。
[0019]图18是图示用于实现所公开的技术的一些实施例的适合的计算环境的块图。
具体实施方式
[0020]I.一般考虑
[0021]在未旨在以任何方式进行限制的代表性实施例的上下文中阐述了本公开内容。
[0022]如在本申请中所使用的，除非上下文清楚地指明，否则单数形式“一”、“一种”和“该”包括复数形式。此外，术语“包括”意味着“包含”。而且，术语“耦合的”涵盖机械的、电的、磁性的、光学的以及将多个项耦合或链接在一起的其他实际方式，并且不排除耦合项之间的中间元件的存在。另外，如在此所使用的，术语“和/或”意味着短语中的任何一项或多项的组合。
[0023]在此所描述的系统、方法和装置不应当以任何方式被解释为限制性的。相反，本公开涉及彼此单独并且以各种组合和子组合的各种所公开的实施例的所有新颖和非显而易见的特征和方面。所公开的系统、方法和装置既不限于任何特定方面或者特征或者其组合，所公开的内容和方法也不要求任何一个或多个特定优点存在或者问题被解决。此外，所公开的实施例的任何特征或者方面可以彼此以各种组合和子组合被使用。
[0024]虽然为了方便呈现而以特定顺序的次序描述所公开的方法中的一些方法的操作，但是应当理解，除非特定排序由下面阐述的特定语言所要求，否则说明书的这种方式涵盖重新布置。例如，顺序地描述的操作可以在一些情况下重新布置或者并行地执行。此外，出于简单的缘故，附图可能未示出所公开的内容和方法可以结合其他内容和方法使用的各种方式。此外，说明书有时使用类似“产生”、“生成”、“显示”、“接收”、“发射”、“验证”、“执行”和“发起”的术语来描述所公开的方法。这些术语是所执行的实际操作的高层描述。对应于这些术语的实际操作将取决于特定实现而变化并且是由本领域的普通技术人员容易地可辨别的。
[0025]参考本公开的装置或者方法在此所呈现的操作理论、科学原理或者其他理论描述已经出于更好的理解的目的而被提供，并且不旨在范围方面是限制性的。所附的权利要求中的装置和方法不限于以由这样的操作理论所描述的方式实现的那些装置和方法。
[0026]所公开的方法中的任一方法可以被实现为被存储在一个或多个计算机可读介质(例如，计算机可读介质(诸如一个或多个光学介质光盘、易失性存储器部件(诸如DRAM或SRAM))或非易失性存储器部件(诸如硬盘驱动器))上并且被执行在计算机(例如，任何商业可获得的计算机，包括智能电话或者包括计算硬件的其他移动设备)上的计算机可执行指令。用于实现所公开的技术的计算机可执行指令中的任一指令以及在所公开的实施例的实现期间创建和使用的任何数据可以被存储在一个或多个计算机可读介质(例如，计算机可读存储介质)上。计算机可执行指令可以是例如专用软件应用或者经由网络浏览器或者其他软件应用(诸如远程计算应用)访问或者下载的软件应用的一部分。这样的软件可以例如在单个本地计算机(例如，具有在任何适合的商业可获得的计算机上执行的通用和/或基于块的处理器)上被执行，或者在使用一个或多个网络计算机的网络环境(例如，经由因特网、广域网、局域网、客户端服务器网络(诸如云计算网络)、或本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理器，包括：多个物理处理器核，所述多个物理处理器核用于执行包括多个指令集的程序，所述物理处理器核中的给定核被配置为执行所述程序的给定线程的所述指令集，所述给定核包括数据高速缓存，所述数据高速缓存可配置为：与所述给定核的第二资源被断电同时地，被上电并且在所述多个物理处理器核中的两个或更多物理处理器核之间可共享；在所述给定核中的可编程复合控制寄存器，包括用于以下项的相应位：(i)使能被并入所述给定核中的所述数据高速缓存被上电并且与所述物理处理器核中的一个或多个其他核可共享，(ii)要被上电的所述给定核的第二资源，以及(iii)要可用于共享的所述给定核的所述第二资源，所述可编程复合控制寄存器适于在所述程序的运行时被编程；以及可编程复合拓扑寄存器，包括用于以下各项的单个位：所述物理处理器核中的所述给定核、第二核以及其他核，所述单个位共同指示所述物理处理器核中的哪些物理处理器核被分组在一起；其中基于所述可编程复合控制寄存器的第一编码以及用于所述给定核和所述第二核的所述单个位的使能，在所述给定核的所述第二资源被断电的同时，所述给定核的所述数据高速缓存与所述第二核共享；其中基于所述可编程复合控制寄存器的第二编码以及用于所述给定核和所述第二核的所述单个位的使能，在所述给定核的所述第二资源被上电并且所述给定核和所述第二核被分组到逻辑核中的同时，所述给定核的所述数据高速缓存与所述第二核共享；并且其中基于所述可编程复合控制寄存器的第三编码以及用于所述给定核和所述第二核的所述单个位的使能，在所述给定核的所述第二资源被上电并且被排除与所述第二核分组的同时，所述给定核的所述数据高速缓存与所述第二核共享。2.根据权利要求1所述的处理器，其中所述可编程复合拓扑寄存器通过以下操作而部分地可编程：对与所述可编程复合拓扑寄存器相对应的存储器映射地址执行在所述多个物理处理器核中的任何物理处理器核上执行的指令块的存储指令。3.根据权利要求2所述的处理器，其中在具有对与所述可编程复合拓扑寄存器相对应的所述存储器映射地址的所述存储指令的所述指令块的提交阶段期间，所述可编程复合拓扑寄存器的值被更新。4.根据权利要求1所述的处理器，其中所述处理器还包括用于可共享寄存器文件或可共享执行单元的一个或多个附加的可编程复合控制寄存器。5.一种处理器，包括：多个处理器核，所述多个处理器核用于执行包括多个指令集的程序，所述处理器核中的给定核包括多个可共享资源，所述多个可共享资源包括数据高速缓存和附加资源；所述给定核中的一个或多个可编程寄存器，包括用于以下项的相应位：(i)将所述数据高速缓存配置为被上电并且被使能以与所述处理器核的其他核共享，(ii)用于控制所述附加资源的断电，以及(iii)用于控制所述给定核是否要与所述其他核中的一个或多个核复合成逻辑处理器，所述一个或多个可编程寄存器在所述程序的执行期间是可编程的；以及复合拓扑寄存器，包括用于以下各项的单个位：所述处理器核中的所述给定核、第二核以及其他核，所述单个位共同指示所述处理器核中的哪些处理器核被分组在一起；其中基于所述可编程寄存器的第一编码以及用于所述给定核和所述第二核的所述单
个位的使能，在所述给定核的所述附加资源被断电的同时，所述给定核的所述数据高速缓存与所述第二核共享；其中基于所述可编程寄存器的第二编码以及用于所述给定核和所述第二核的所述单个位的使能，在所述...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：微软技术许可有限责任公司，
类型：发明
国别省市：