【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及时钟分配系统,具体地说,涉及用于集成电路的时钟分配系统。
技术介绍
集成电路需要计时方案,以便执行指令以及以同步方式在集成电路上的功能块之间传递数据。传统的集成电路目的是让时钟信号同时到达每个电路元件或模块、使得这些电路元件同步工作。因此,通常这样设计集成电路、以便从中心定位时钟基准开始以对称方式在整个芯片上分配时钟信号。尽管与先有技术的时钟分配方案相关的对称性,但电路导体中的缺陷以及引入制造工艺过程的变化产生电路元件或模块之间的时钟时滞。设计集成电路的现有开发工具具有自动化处理过程,用于在芯片上这样分配平衡时钟、使得芯片上的每一个功能单元同步工作。用于平衡时钟的自动化处理过程包括两级过程。首先,把时钟树插入每一个功能块。每一块具有不同的插入延时。一旦在布局平面布置图上设置了各功能块,则第二级过程包含平衡时钟树,以便将时钟时滞减少到可接受的限度。这个过程包含将附加缓冲器插入每一条路径,以便在芯片上每一个寄存器的所有时钟输入端平衡时滞。采用这种技术,时钟树可以被平衡到200-300ps范围内。上述传统工艺具有许多缺陷。例如,虽然将缓冲器插入功能单元的每一条路径的任务是相对自动化的,但第二级过程要求更多的人工干预,也就是说,必须指示这些工具要插入附加时钟缓冲器的位置。这个过程耗费时间,并且难以确定时钟时滞是否处于可接受的允许限度之内。提高时钟频率这一始终如一的愿望意味着上述问题更加密切相关。因此难以在合理的时帧中模拟大型集成电路。上述平衡时钟树是同步设计方法学的标准组成部分。但是,这种技术的另一个缺点在于整个芯片上的所有寄存器均借助于时钟脉冲边 ...
【技术保护点】
一种用于集成电路的时钟分配系统,它包括通过通信总线连接的多个区域,每一个区域包括功能块和用于将所述功能块连接到所述通信总线的至少一个总线节点,其特征在于:允许分配的时钟信号在区域之间时滞;以及所述时钟信号在各个区域范围内同步。
【技术特征摘要】
【国外来华专利技术】GB 2001-2-14 0103678.9;GB 2001-2-14 0103687.0;GB 21.一种用于集成电路的时钟分配系统,它包括通过通信总线连接的多个区域,每一个区域包括功能块和用于将所述功能块连接到所述通信总线的至少一个总线节点,其特征在于允许分配的时钟信号在区域之间时滞;以及所述时钟信号在各个区域范围内同步。2.如权利要求1中所述的时钟分配系统,其特征在于把所述时钟信号分配给每一个功能块和总线节点;以及把预定的时钟插入延时插入每一个功能块和总线节点。3.如权利要求1或2所述的时钟分配系统,其特征在于至少一个区域具有连接到功能块的两个或两个以上的总线节点,第一个所述总线节点直接连接到所述功能块、而其余所述总线节点经延时装置连接到所述功能块。4.如权利要求3所述的时钟分配系统,其特征在于所述延时装置包括设置在所述各个总线节点和功能块之间的时钟桥。5.如权利要求4所述的时钟分配系统,其特征在于所述时钟桥构成所述功能块的一部分。6.如权利要求3至5中任何一项所述的时钟分配系统,其特征在于所述第一总线节点连接到所述功能块的中央部分。7.如权利要求2至6中任何一项所述的时钟分配系统,其特征在于每一个功能块和总线节点的所述时钟插入延时基本上相等。8.如权利要求2至6中任何一项所述的时钟分配系统,其特征在于一个功能块或总线节点的所述时钟插入延时按照预定量偏离另一个功能块或总线节点的所述时钟插入延时。9.如权利要求8中所述的时钟分配系统,其特征在于所述预定量与所述时钟插入延时加上或减去N个时钟周期有关,其中N为零或正整数。10.如以上权利要求中任何一项所述的时钟分配系统,其特征在于根据连接到所述通信总线的所述最大功能块的大小来选择所述时钟插入延时。11.如以上权利要求中任何一项所述的时钟分配系统,其特征在于所述区域中至少一个具有连接到功能块(50b)的两个或两个以上总线节点(53b、53c、53d),每一个所述总线节点(53b、53c、53d)具有基本上相等的时钟插入延时(55b、55c、55d),所述总线节点的所述时钟插入延时(55b、55c、55d)不同于所述功能块(50b)的所述时钟插入延时(57);以及为所述区域中的所述时钟信号选择经延时缓冲器(65)到达每一个所述总线节点(53b、53c、53d)的路由。12.如权利要求11所述的时钟分配系统,其特征在于所述功能块(50b)的所述时钟插入延时基本上等于由所述延时缓冲器(65)提供的所述延时与由各个总线节点提供的所述时钟插入延时(55b、55c、55d)之和。13.如以上权利要求中任何一项所述的时钟分配系统,其特征在于所述时钟信号沿所述通信总线分配给每一个功能块和总线节点。14.一种把时钟信号分配给集成电路上的多个区域的方法,所述区域通过总线连接,每一个区域包括功能块和至少一个总线节点,所述方法包括以下步骤允许所述时钟在所述集成电路上的各区域之间时滞;以及使所述时钟在所述集成电路上的各个区域范围内同步。15.如权利要求14所述的方法,其特征在于把所述时钟信号分配给每一个功能块和总线节点;以及所述方法还包括在每一个功能块和总线节点中插入预定的时钟插入延时的步骤。16.如权利要求14或15所述的方法,其特征在于还包括以下步骤将两个或两个以上总线节点连接到至少一个区域中的功能块;以及这样设置所述区域中的所述总线节点、使得第一个所述总线节点直接连接到所述功能块而其余所述总线节点经延时装置连接到所述功能块。17.如权利要求16所述的方法,其特征在于所述延时装置包括设置在所述各个总线节点和功能块之间的时钟桥。18.如权利要求17所述的方法,其特征在于所述时钟桥构成所述功能块的一部分。19.如权利要求16至18中任何一项所述的方法,其特征在于所述第一总线节点连接到所述功能块的中央部分。20.如权利要求15至19中任何一项所述的方法,其特征在于每一个功能块和总线节点的所述时钟插入延时基本上相等。21.如权利要求15至19中任何一项所述的方法,其特征在于一个功能块或总线节点的所述时钟插入延时按照预定量偏离另一个功能块或总线节点的所述时钟插入延时。22.如权利要求21所述的方法,其特征在于所述预定量与所述时钟插入延时加上或减去N个时钟周期有关...
【专利技术属性】
技术研发人员:I斯瓦布里克,D威廉斯,
申请(专利权)人:克利尔斯皮德科技有限公司,
类型:发明
国别省市:GB[英国]
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