The system, method, and device may relate to a host device, which includes a root complex, a link, and an interconnect protocol stack coupled to a bus link. The interconnection protocol stack can include multiplexing logic and physical layer logic. The multiplexing logic is used to select one of the upper layer modes of fast peripheral component interconnection (PCIe) or accelerator link protocol. The upper layer mode of PCIe or accelerator link protocol is used to communicate through the link. The physical layer logic is used to determine the upper layer mode of PCIe or accelerator link protocol One or more low latency features associated with one or both of.
【技术实现步骤摘要】
灵活总线协议协商和启用序列对相关申请的引用本申请要求享有于2018年5月4日提交的美国临时专利申请第62/667,324号的权益,其全部内容通过引用并入本文。
技术介绍
计算系统典型地包括多个互连以促进系统组件(例如,处理器和存储器)之间的通信。另外,互连还可以用于支持插件设备,例如,输入/输出(IO)设备和扩展卡。此外,不同的细分市场需要不同的互连架构,以满足市场需求和不同的互连连接。典型互连的非限制性示例可以包括快速外围组件互连(PCIe)、设备内互连(IDI)和ultra-path互连(UPI或UPI)。附图说明图1是根据一个实施例的包括用于连接计算机系统中的I/O设备的串行点对点互连的系统的简化框图的示意图。图2是根据一个实施例的分层协议栈的简化框图的示意图。图3是事务描述符的实施例的示意图。图4是串行点对点链路的实施例的示意图。图5是根据本公开的实施例的包括连接的加速器的处理系统的示意图。图6是根据本公开的实施例的示例计算系统的示意图。图7是根据本公开的实施例的示例灵活总线(flexbus)栈的示意图。图8A是根据本公开的实施例的用于确定一个或多个特征以启用使用PCIe交替协议协商的过程流程图。图8B是示出示例链路训练状态机中的子状态的图。图9是根据各种实施例的可以具有多于一个核心、可以具有集成存储器控制器并且可以具有集成图形的处理器的框图。图10描绘了根据本公开的一个实施例的系统的框图。图11描绘了根据本公开的实施例的更具体的第一示例性系统的框图。图12描绘了根据本公开的实施例的更具体的第二示例性系统1300的框图。图13描绘了根据本公开的实施例的S ...
【技术保护点】
1.一种用于在链路协议之间进行选择的装置,所述装置包括:支持多种互连协议的结构;耦合到所述结构的链路;以及互连协议逻辑,其包括:复用逻辑,其用于选择快速外围组件互连(PCIe)上层模式或加速器链路协议上层模式中的一个,所述PCIe上层模式或所述加速器链路协议上层模式用于通过所述链路进行通信,以及物理层逻辑,其用于确定与所述PCIe上层模式或所述加速器链路协议上层模式中的一者或两者相关联的一个或多个低延迟特征。
【技术特征摘要】
2018.05.04 US 62/667,324;2018.10.25 US 16/171,3421.一种用于在链路协议之间进行选择的装置,所述装置包括:支持多种互连协议的结构;耦合到所述结构的链路;以及互连协议逻辑,其包括:复用逻辑,其用于选择快速外围组件互连(PCIe)上层模式或加速器链路协议上层模式中的一个,所述PCIe上层模式或所述加速器链路协议上层模式用于通过所述链路进行通信,以及物理层逻辑,其用于确定与所述PCIe上层模式或所述加速器链路协议上层模式中的一者或两者相关联的一个或多个低延迟特征。2.如权利要求1所述的装置,其中,所述复用逻辑用于在链路初始化期间选择所述PCIe上层模式或所述加速器链路协议上层模式中的一个。3.如权利要求1所述的装置,其中,如果所述加速器链路协议上层模式被选择,则所述复用逻辑还用于启用加速器链路协议,所述加速器链路协议包括单一协议或多种协议。4.如权利要求3所述的装置,其中,所述加速器链路协议包括加速器链路输入/输出协议、加速器链路设备附接存储器协议或加速器链路高速缓存协议中的一个或多个。5.如权利要求1所述的装置,其中,如果所述加速器链路协议上层模式被选择,则所述物理层逻辑用于激活与所述加速器链路模式相关联的低延迟特征设置。6.如权利要求1所述的装置,其中,所述物理层逻辑接收修改后的训练集1/训练集2(TS1/TS2)有序集,以启用一个或多个低延迟特征或者一个或多个低延迟特征设置。7.如权利要求6所述的装置,其中,所述物理层逻辑基于接收到的修改后的PCIeTS1/TS2有序集来确定要激活的与所述加速器链路上层模式相关联的一个或多个低延迟特征。8.如权利要求1所述的装置,其中,所述低延迟特征包括同步报头抑制、跳过(SKP)有序集抑制以及漂移缓冲模式中的一个或多个。9.如权利要求1所述的装置,其中,所述装置包括符合基于PCIe的互连协议的根复合体,所述根复合体包括用于以下操作的硬件和软件:通过两阶段过程来确定要在所述链路上使用的协议,所述两阶段过程在处于PCIe5.0配置.通道号.等待阶段、配置.通道号.接受阶段以及配置.完成阶段时并且在以Gen1速度进入L0之前发生。10.如权利要求9所述的装置,其中,所述两阶段过程包括第一阶段,在所述第一阶段期间,所述物理层逻辑用于:从所述根复合体接收提供低延迟特征的一组修改后的TS1有序集,以及由所述物理层逻辑向所述根复合体发送指示要启用哪些低延迟特征的一组修改后的TS1有序集。11.如权利要求10所述的装置,其中,所述第一阶段将在PCIe5.0配置.通道号.等待阶段或配置.通道号.接受阶段期间发生。12.如权利要求10所述的装置,其中,所述两阶段过程包括第二阶段,在所述第二阶段期间,所述物理层逻辑用于:从所述根复合体接收启用请求,所述启用请求包括指示所述链路是要以PCIe上层模式还是加速器链路协议上层模式操作的一组修改后的TS2有序集,由所述物理层逻辑向所述根复合体发送具有启用响应的一组修改后的TS2有序集以对所述启用请求进行确认。13.如权利要求12所述的装置,其中,所述第二阶段将在PCIe5.0配置.完成期间发生。14.一种用于在链路协议之间进行选择的方法,包括:由复用逻辑选择快速外围组件互连(PCIe)上层模式或加速器链路协议上层模式中的一个,所述PCIe上层模式或所述加速器链路协议上层模式用于通过灵活总线链路进行通信;以及由灵活总线物理层逻辑确定与所述PCIe上层模式或所述加速器链路协议上层模式中的一者或两者相关联的一个或多个低延迟特征。15.如权利要求14所述的方法,包括在链路初始化期间选择所述PCIe上层模式或所述加速器链路协议上层...
【专利技术属性】
技术研发人员:D·达斯夏尔马,M·C·耶恩,P·J·巴拉德瓦杰,B·A·坦南特,M·韦格,
申请(专利权)人:英特尔公司,
类型:发明
国别省市:美国,US
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