像素电路及其驱动方法、阵列基板、显示面板、显示装置制造方法及图纸

本发明专利技术实施例提供了一种像素电路，包括：衬底基板、位于衬底基板上的多个亚像素单元、多条扫描线和多条数据线，还包括位于相邻两列或相邻两行亚像素单元之间的n条信号线；每一亚像素单元包括第一开关、第二开关和存储电容。第一开关的第一端连接数据线，第二端连接第二开关的第一端，控制端连接扫描线；第二开关的第二端连接存储电容，控制端连接信号线。在像素写入阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属亚像素单元包括的第一开关打开的时间部分重叠。在防偏压阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属亚像素单元包括的第一开关打开的时间错开。本发明专利技术实施例能够增长对存储电容的充电时间。

Pixel Circuit and Its Driving Method, Array Substrate, Display Panel and Display Device

【技术实现步骤摘要】
像素电路及其驱动方法、阵列基板、显示面板、显示装置
本专利技术涉及显示
，具体为一种像素电路及其驱动方法、阵列基板、显示面板、显示装置。
技术介绍
液晶显示器被广泛应用在电子产品，如便携式个人计算机、数字相机、投影机及其它相似产品上。一般而言，液晶显示面板可分成穿透型、反射型以及半穿透半反射型三种类型。穿透型液晶显示面板利用一个背光源当作其光源，反射型液晶显示面板利用环境光当作其光源，半穿透半反射型液晶显示面板则同时利用背光源以及环境光来当作其光源。反射型以及半穿透半反射型显示面板在某些特定应用场景下，需要将驱动频率降低至1Hz，甚至有时需要将驱动频率调整到比1Hz更低，此时薄膜晶体管在一帧时间内，会长期处于偏压状态，这势必会导致薄膜晶体管的阈值电压漂移，进而影响到画面效果。
技术实现思路
有鉴于此，本专利技术实施例提供一种像素电路及其驱动方法、阵列基板、显示面板、显示装置，解决现有技术薄膜晶体管在一帧时间内长期处于偏压状态，导致薄膜晶体管的阈值电压漂移的技术问题。为了解决上述问题，本专利技术实施例主要提供如下技术方案：在第一方面中，本专利技术实施例公开了一种像素电路，包括：衬底基板、位于所述衬底基板上阵列分布的多个亚像素单元、多条扫描线和多条数据线，还包括位于相邻两列或相邻两行所述亚像素单元之间的n条信号线，n为大于1的正整数；每一所述亚像素单元包括第一开关、第二开关和存储电容；所述第一开关的第一端连接所述数据线，第二端连接所述第二开关的第一端，控制端连接所述扫描线，所述扫描线接收扫描信号，控制所述第一开关打开；所述第二开关的第二端连接所述存储电容，控制端连接所述信号线，所述信号线接收控制信号，控制所述第二开关打开；其中：在像素写入阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间部分重叠；在防偏压阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间错开。可选地，每列所述亚像素单元中，相邻所述亚像素单元包括的所述第二开关的控制端连接不同的所述信号线；每行所述亚像素单元中，所有所述亚像素单元包括的所述第二开关的控制端连接的所述信号线接收相同的所述控制信号。可选地，所述信号线与所述数据线平行设置，并与所述数据线同层设置。可选地，所述n的值为2，相邻两列所述亚像素单元之间设置有第一信号线和第二信号线；奇数行所述亚像素单元包括的所述第二开关的控制端连接所述第一信号线，偶数行所述亚像素单元包括的所述第二开关的控制端连接所述第二信号线；在像素写入阶段，所述第一开关打开的时间为2H，所述第二开关开启的时间大于H小于2H，H为正数。可选地，所述n的值为4，相邻两所述亚像素单元之间设置有第一信号线、第二信号线、第三信号线和第四信号线；第m+1行所述亚像素单元包括的所述第二开关的控制端连接所述第一信号线；第m+2行所述亚像素单元包括的所述第二开关的控制端连接所述第二信号线；第m+3行所述亚像素单元包括的所述第二开关的控制端连接所述第三信号线；第m+4行所述亚像素单元包括的所述第二开关的控制端连接所述第四信号线；其中：m为4的整数倍；在像素写入阶段，所述第一开关打开的时间为4H，所述第二开关开启的时间大于3H小于4H，H为正数。在第二方面中，本专利技术实施例公开了一种阵列基板，包括第一方面所述的像素电路。在第三方面中，本专利技术实施例公开了一种显示面板，包括第二方面所述的阵列基板。可选地，所述显示面板为半透半反射显示面板，或为全反射显示面板。在第四方面中，本专利技术实施例公开了一种显示装置，包括第三方面所述的显示面板。在第五方面中，本专利技术实施例公开了一种如第一方面所述的像素电路的驱动方法，包括：为所述扫描线提供扫描信号，使得所述第一开关打开；为所述信号线提供控制信号，使得所述第二开关开启，所述第二开关开启的时间与第二开关所属亚像素单元包括的所述第一开关打开的时间部分重叠。借由上述技术方案，本专利技术实施例提供的技术方案至少具有下列优点：由于本专利技术实施例的像素电路在位于相邻两列或相邻两行亚像素单元之间设置了多条信号线，第一开关的控制端和第二开关的控制端分别连接到扫描线和信号线，且在像素写入阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属亚像素单元包括的第一开关打开的时间部分重叠；在防偏压阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属的亚像素单元包括的第一开关打开的时间错开；由于本专利技术实施例扫描线和信号线接收不同时序的信号，因此，在像素写入阶段，若扫描线接收到扫描信号控制第一开关打开的时间为2H时，信号线接收到控制信号控制第二开关打开的时间是可以调节的，如打开时间可以大于1H小于2H，本专利技术实施例可以在大于1H小于2H的时间内完成对存储电容的充电，与现有技术相比，能够增加充电时间，确保充电更充分。上述说明仅是本专利技术实施例技术方案的概述，为了能够更清楚了解本专利技术实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本专利技术实施例的具体实施方式。附图说明通过阅读下文可选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出可选实施方式的目的，而并不认为是对本专利技术实施例的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：图1为现有改善偏压的像素电路示意图；图2为图1的像素电路中各扫描线的扫描信号的波形图；图3为本专利技术实施例的像素电路的第一实施例的示意图；图4为图3的像素电路中各扫描线的扫描信号和各信号线的控制信号的波形图；图5为本专利技术实施例的像素电路的第二实施例中各扫描线的扫描信号和各信号线的控制信号的波形图；图6为本专利技术的驱动方法的流程图。附图标记介绍如下：1-亚像素单元；2，2’，2”，2”’，2””-扫描线；3-数据线；4-第一开关；5-第二开关；6-存储电容；7-像素写入阶段；8-防偏压阶段；9-信号线；P1-第一信号线；P2-第二信号线；P3第三信号线；P4-第四信号线。具体实施方式下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。本
技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。本
技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。专利技术人发现，目前相关技术虽然有改善薄膜晶体本文档来自技高网...

【技术保护点】
1.一种像素电路，包括：衬底基板、位于所述衬底基板上阵列分布的多个亚像素单元、多条扫描线和多条数据线，其特征在于，还包括位于相邻两列或相邻两行所述亚像素单元之间的n条信号线，n为大于1的正整数；每一所述亚像素单元包括第一开关、第二开关和存储电容；所述第一开关的第一端连接所述数据线，第二端连接所述第二开关的第一端，控制端连接所述扫描线，所述扫描线接收扫描信号，控制所述第一开关打开；所述第二开关的第二端连接所述存储电容，控制端连接所述信号线，所述信号线接收控制信号，控制所述第二开关打开；其中：在像素写入阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间部分重叠；在防偏压阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间错开。

【技术特征摘要】
1.一种像素电路，包括：衬底基板、位于所述衬底基板上阵列分布的多个亚像素单元、多条扫描线和多条数据线，其特征在于，还包括位于相邻两列或相邻两行所述亚像素单元之间的n条信号线，n为大于1的正整数；每一所述亚像素单元包括第一开关、第二开关和存储电容；所述第一开关的第一端连接所述数据线，第二端连接所述第二开关的第一端，控制端连接所述扫描线，所述扫描线接收扫描信号，控制所述第一开关打开；所述第二开关的第二端连接所述存储电容，控制端连接所述信号线，所述信号线接收控制信号，控制所述第二开关打开；其中：在像素写入阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间部分重叠；在防偏压阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间错开。2.如权利要求1所述的像素电路，其特征在于，每列所述亚像素单元中，相邻所述亚像素单元包括的所述第二开关的控制端连接不同的所述信号线；每行所述亚像素单元中，所有所述亚像素单元包括的所述第二开关的控制端连接的所述信号线接收相同的所述控制信号。3.如权利要求1所述的像素电路，其特征在于，所述信号线与所述数据线平行设置，并与所述数据线同层设置。4.如权利要求1所述的像素电路，其特征在于，所述n的值为2，相邻两列所述亚像素单元之间设置有第一信号线和第二信号线；奇数行所述亚像素单元包括的所述第二开关的控制端连接所述第一...

【专利技术属性】
技术研发人员：冯大伟，李金钰，李彦辰，王建，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方光电科技有限公司，
类型：发明
国别省市：北京,11