半导体装置制造方法及图纸

本发明专利技术的一个方式提供一种半导体装置。本发明专利技术的一个方式包括晶体管(101)、晶体管(102)、晶体管(103)及晶体管(104)。晶体管(101)的第一端子与布线(111)连接，且晶体管101的第二端子与布线(112)连接。晶体管(102)的第一端子与布线(113)连接，且晶体管(102)的第二端子与布线(112)连接。晶体管(103)的第一端子与布线(113)连接，且晶体管(103)的栅极与布线(111)或布线(119)连接。晶体管(104)的第一端子与晶体管(103)的第二端子连接，且晶体管(104)的第二端子与晶体管(101)的栅极连接，且晶体管(104)的栅极与晶体管(102)的栅极连接。

Semiconductor Device

【技术实现步骤摘要】
半导体装置本专利技术申请是申请号为201510087445.2，申请日为2015年2月25日，名称为“半导体装置及电子设备”的专利技术专利申请的分案申请。
本专利技术的一个方式涉及一种半导体装置、显示装置、显示模块及电子设备。注意，本专利技术的一个方式不局限于上述
本说明书等所公开的专利技术的
涉及一种物体、方法或制造方法。另外，本专利技术的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(compositionofmatter)。由此，更具体地，作为本说明书所公开的本专利技术的一个方式的
的一个例子，可以举出半导体装置、显示装置、发光装置、蓄电装置、存储装置、这些装置的驱动方法或者这些装置的制造方法。
技术介绍
近年来，对由具有相同极性的晶体管构成的移位寄存器的开发得到积极地开展。专利文献1及专利文献2公开了上述那样的移位寄存器的技术。[专利文献1]日本专利申请公开2004-103226号公报[专利文献2]日本专利申请公开2005-050502号公报在专利文献1的图7所示的移位寄存器中，通过晶体管M2开启，输出电压VOFF。但是，由于在GOUT[N-1]为高电平的期间，晶体管M2关闭，所以输出电压VOFF的期间较短。此外，由于晶体管M2的栅极与晶体管M4的栅极连接，所以在晶体管M2开启时晶体管M4也开启。因此，在GOUT[N-1]为高电平的期间，在晶体管M2开启时，移位寄存器不发挥作用。在专利文献2的图7所示的移位寄存器中，通过晶体管Q53或晶体管Q56开启，输出电压VOFF。在信号IN1为高电平的期间，晶体管Q53关闭，但晶体管Q56开启，由此输出电压VOFF。但是，为了实现上述晶体管的工作，需要两个晶体管，即晶体管Q53及晶体管Q56，所以晶体管数量较多。
技术实现思路
本专利技术的一个方式的目的之一是提供一种新颖的电路结构。尤其是提供一种能够应用于移位寄存器的一部分或该移位寄存器所包括的时序电路的一部分的新颖的电路结构。本专利技术的一个方式的目的之一是提供一种延长输出电压的期间或能够实现该情况的电路结构。本专利技术的一个方式的目的之一是提供一种延长用来输出电压的晶体管开启的期间或能够实现该情况的电路结构。本专利技术的一个方式的目的之一是减少晶体管数量。本专利技术的一个方式的目的之一是降低耗电量。本专利技术的一个方式的目的之一是缩小布局面积。本专利技术的一个方式的目的之一是减少制造工序。本专利技术的一个方式的目的之一是降低成本。注意，这些目的的记载不妨碍其他目的的存在。此外，本专利技术的一个方式并不需要实现所有上述目的。另外，可以从说明书、附图、权利要求书等的记载得知并抽出上述以外的目的。本专利技术的一个方式是包括第一晶体管至第四晶体管的半导体装置。第一晶体管的源极和漏极中的一个与第一布线电连接。第一晶体管的源极和漏极中的另一个与第二布线电连接。第二晶体管的源极和漏极中的一个与第三布线电连接。第二晶体管的源极和漏极中的另一个与第二布线电连接。第三晶体管的源极和漏极中的一个与第三布线电连接。第四晶体管的源极和漏极中的一个与第三晶体管的源极和漏极中的另一个电连接。第四晶体管的源极和漏极中的另一个与第一晶体管的栅极电连接。第四晶体管的栅极与第二晶体管的栅极电连接。在上述半导体装置中，第三晶体管的栅极也可以与第一布线电连接。在上述半导体装置中，第三晶体管的栅极也可以与第四布线电连接。在上述半导体装置中，第四晶体管的W(沟道宽度)/L(沟道长度)也可以比第三晶体管的W/L大。在上述半导体装置中，第四晶体管的半导体层与栅电极重叠的面积也可以比第三晶体管的半导体层与栅电极重叠的面积大。在上述半导体装置中，第一晶体管至第四晶体管中的至少一个也可以在氧化物半导体中包括沟道形成区域。本专利技术的一个方式可以提供一种新颖的电路结构。附图说明图1是时序电路的电路图；图2是时序电路的时序图；图3A及图3B是时序电路的电路图；图4A及图4B是时序电路的电路图；图5A至图5D是时序电路的电路图；图6A至图6E是时序电路的电路图；图7A至图7C是时序电路的电路图；图8A及图8B是时序电路的电路图；图9A及图9B是时序电路的电路图；图10A及图10B是时序电路的电路图；图11是移位寄存器的电路图；图12是移位寄存器的时序图；图13A至图13C是示出半导体显示装置的结构的图；图14是像素的俯视图；图15是像素的截面图；图16A及图16B是示出晶体管的截面结构的图；图17是液晶显示装置的俯视图；图18是液晶显示装置的截面图；图19A至图19F是电子设备的图。具体实施方式下面，参照附图对本专利技术的实施方式进行详细说明。但是，本专利技术不局限于以下说明，而所属
的普通技术人员可以很容易地理解一个事实就是本专利技术的方式及详细内容在不脱离其宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本专利技术不应该被解释为仅局限在以下所示的实施方式所记载的内容中。本专利技术的一个方式在其范畴内包括所有利用晶体管的半导体装置，例如，集成电路、RF标签以及半导体显示装置等。集成电路在其范畴内包括：LSI(LargeScaleIntegratedCircuit：大规模集成电路)，诸如微处理器、图像处理电路、DSP(DigitalSignalProcessor：数字信号处理器)或微控制器等；以及可编程逻辑器件(PLD：ProgrammableLogicDevice)，诸如FPGA(FieldProgrammableGateArray：现场可编程门阵列)和CPLD(ComplexPLD：复杂可编程逻辑器件)等。此外，半导体显示装置在其范畴内包括液晶显示装置、在每个像素中具备以有机发光元件(OLED)为代表的发光元件的发光装置、电子纸、DMD(DigitalMicromirrorDevice：数字微镜装置)、PDP(PlasmaDisplayPanel：等离子体显示面板)、FED(FieldEmissionDisplay：场致发射显示器)等在驱动电路中具有使用半导体膜的电路元件的半导体显示装置。在本说明书中，半导体显示装置在其范畴内还包括在各像素中形成有液晶元件或发光元件等显示元件的面板及对该面板安装了包括控制器的IC等的模块。例如，在本说明书等中，当明确地记载“X与Y连接”时，包括：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，还包括附图或文章所示的连接关系以外的连接关系，而不局限于指定的连接关系，例如附图或文章所示的连接关系。在此，X、Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜和层等)。作为X与Y电连接时的一个例子，可以在X与Y之间连接一个以上的能够电连接X与Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件和负载等)。另外，开关具有控制开启和关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制为是否使电流流过。或者，开关具有选择并切换电流路径的功能。作为X与Y在功能上连接时的一个例子，可以在X与Y之间连接一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA转换电路、AD转换电路本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：第一晶体管、第二晶体管、第三晶体管及第四晶体管；以及第一布线及第二布线，其中，所述第一晶体管的源极和漏极中的一个与所述第二晶体管的源极和漏极中的一个电连接，其中，所述第一晶体管的所述源极和所述漏极中的另一个及所述第三晶体管的栅极与所述第一布线电连接，其中，所述第一晶体管的栅极与所述第四晶体管的源极和漏极中的一个电连接，其中，所述第二晶体管的所述源极和所述漏极中的另一个及所述第三晶体管的源极和漏极中的一个与所述第二布线电连接，其中，所述第二晶体管的栅极与所述第四晶体管的栅极电连接，并且其中，所述第三晶体管的所述源极和所述漏极中的另一个与所述第四晶体管的所述源极和所述漏极中的另一个电连接。

【技术特征摘要】
2014.02.21 JP 2014-0315011.一种半导体装置，包括：第一晶体管、第二晶体管、第三晶体管及第四晶体管；以及第一布线及第二布线，其中，所述第一晶体管的源极和漏极中的一个与所述第二晶体管的源极和漏极中的一个电连接，其中，所述第一晶体管的所述源极和所述漏极中的另一个及所述第三晶体管的栅极与所述第一布线电连接，其中，所述第一晶体管的栅极与所述第四晶体管的源极和漏极中的一个电连接，其中，所述第二晶体管的所述源极和所述漏极中的另一个及所述第三晶体管的源极和漏极中的一个与所述第二布线电连接，其中，所述第二晶体管的栅极与所述第四晶体管的栅极电连接，并且其中，所述第三晶体管的所述源极和所述漏极中的另一个与所述第四晶体管的所述源极和所述漏极中的另一个电连接。2.根据权利要求1所述的半导体装置，其中，所述第一布线构成为将时钟信号供应给所述第一晶体管的所述源极和所述漏极中的另一个及所述第三晶体管的所述栅极，并且其中，所述第二布线构成为将电压供应给所述第二晶体管的所述源极和所述漏极中的另一个及所述第三晶体管的所述源极和所述漏极中的一个。3.一种半导体装置，包括：第一晶体管、第二晶体管、第三晶体管及第四晶体管；以及第一布线、第二布线及第三布线，其中，所述第一晶体管的源极和漏极中的一个与所述第二晶体管的源极和漏极中的一个电连接，其中，所述第一晶体管的所述源极和所述漏极中的另一个与所述第一布线电连接，其中，所述第一晶体管的栅极与所述第四晶体管的源极和漏极中的一个电连接，其中，所述第二晶体管的所述源极和所述漏极中的另一个及所述第三晶体管的源极和漏极中的一个与所述第二布线电连接，其中，所述第二晶体管的栅极与所述第四晶体管的栅极电连接，其中，所述第三晶体管的所述源极和所述漏极中的另一个与所述第四晶体管的所述源极和所述漏极中的另一个电连接，其中，所述第三晶体管的栅极与所述第三布线电连接，并且其中，所述第三晶体管的所述栅极不与所述第四晶体管的所述栅极电连接。4.根据权利要求3所述的半导体装置，其中，所述第一布线构成为将第一时钟信号供应给所述第一晶体管的所述源极和所述漏极中的另一个，其中，所述第二布线构成为将电压供应给所述第二晶体管的所述源极和所述漏极中的另一个及所述第三晶体管的所述源极和所述漏极中的一个，其中，所述第三布线构成为将第二时钟信号供应给所述第三晶体管的栅极。5.一种半导体装置，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管及第七晶体管；以及第一布线、第二布线、第三布线及第四布线，其中，所述第一晶体管的源极和...

【专利技术属性】
技术研发人员：梅崎敦司，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：日本,JP