【技术实现步骤摘要】
一种SSD主控中的RAID主动加速装置和加速方法
本专利技术涉及一种RAID加速装置和加速方法,具体的说,是一种SSD主控中的RAID主动加速装置和加速方法,使用硬件帮助CPU加速SSD存储中的RAID实现。
技术介绍
在对SSD的读写当中,从Flash颗粒读出数据时,若ECC纠错失败,且readre-try等操作也无法读出正确数据,此时就需考虑如何进行数据恢复。RAID技术可以充分发挥出存储芯片的阵列优势,提供容错功能来确保数据安全性,在某个存储单元出现问题的情况下仍可以继续工作。现有的RAID技术一般是针对HDD盘,使用操作系统或者RAID卡两种方式实现RAID。在SSD控制器中实现RAID的方法很少,并且现有的方法大都是单纯通过软件实现,降低了正常使用时的写效率,恢复数据时的读效率。
技术实现思路
本专利技术要解决的技术问题是提供一种SSD主控中的RAID主动加速装置和加速方法,在SSD主控中实现RAID,并且提高RAID的速度,提高系统效率。为了解决所述技术问题,本专利技术采用的技术方案是:一种SSD主控中的RAID主动加速装置,本装置为直接挂在总线上的主动加速装置,包括以下模块:总线配置接口,用于接收来自CPU的配置信息,也用作CPU读取RAID加速模块的状态信息、中断信息;总线Master接口,根据控制模块的指令向总线发起数据传输,包括从总线读取源数据、向总线写出异或结果数据;控制模块,根据从总线配置接口得到的信息生成取数计算写结果的状态流程,并且调配Master接口、异或计算模块实现整个流程,然后将状态反馈给总线配置接口;异或计算模块,负责从SR ...
【技术保护点】
1.一种SSD主控中的RAID主动加速装置,其特征在于:本装置为直接挂在总线上的主动加速装置,包括以下模块:总线配置接口,用于接收来自CPU的配置信息,也用作CPU读取RAID 加速模块的状态信息、中断信息;总线Master接口,根据控制模块的指令向总线发起数据传输,包括从总线读取源数据、向总线写出异或结果数据;控制模块,根据从总线配置接口得到的信息生成取数计算写结果的状态流程,并且调配Master接口、异或计算模块实现整个流程,然后将状态反馈给总线配置接口;异或计算模块,负责从SRAM中读取中间异或结果与从Master口新读入的数据进行异或并将新结果写入SRAM;SRAM,负责暂存异或运算的中间结果。
【技术特征摘要】
1.一种SSD主控中的RAID主动加速装置,其特征在于:本装置为直接挂在总线上的主动加速装置,包括以下模块:总线配置接口,用于接收来自CPU的配置信息,也用作CPU读取RAID加速模块的状态信息、中断信息;总线Master接口,根据控制模块的指令向总线发起数据传输,包括从总线读取源数据、向总线写出异或结果数据;控制模块,根据从总线配置接口得到的信息生成取数计算写结果的状态流程,并且调配Master接口、异或计算模块实现整个流程,然后将状态反馈给总线配置接口;异或计算模块,负责从SRAM中读取中间异或结果与从Master口新读入的数据进行异或并将新结果写入SRAM;SRAM,负责暂存异或运算的中间结果。2.根据权利要求1所述的SSD主控中的RAID主动加速装置,其特征在于:总线配置接口接收的配置信息包括工作模式、地址信息、页数据长度。3.根据权利要求1所述的SSD主控中的RAID主动加速装置,其特征在于:控制模块生成的状态流程包括并行的四部分操作,分别为:使能总线Master接口向总线读取数据;使能SRAM并从SRAM中读出与当前总线上对应的数据;使能异或计算模块将来自总线的数据和来自SRAM的数据进行异或运算得到相应结果;将运算结果替换SRAM中对应数据留待下一轮大循环时读出使用。4.根据权利要求2所述的SSD主控中的RAID主动加速装置,其特征在于:配置信息中的工作模式包括命令队列模式和寄存器模式,若参与异或运算的源数据不大于5组时,使用命令队列模式,若参数异或运算的源数据大于5组,则使用寄存器模式。5.一种基于权利要求1所述加速装置进行RAID主动加速的方法,其特征在于:包括以下步骤:S01)、总线配置接口接收来自CPU的配置信息,该配置信息包括工作模式、地址信息和页数据长度;S02)、控制模块根据上述配置信息进入储数状态,启动总线Master接口向总线读取数据,直至取到配置信息中所指定数据长度的数据,与此同时,控制模块使能SRAM,将该笔数据存入SRAM当中缓存;S03)、控制模块进入计算状态,启动内部大循环计数器和小循环计数器,大循环计数器负责计数整个条带的每一页,小循环负责计数某一页在总线上的每个周期,此步骤包括并行的四部分操作:使能Master接口向总线读取数据;使能SRAM并从SRAM中读出与当前总线上对应的数据;使能异或计算模块将来自总线的数据和来自SRAM的数据进行异或运算得到相应结果;将运算结果替换SRAM中对应数据留待下一轮大循环时读出使用;大、小循环都结束时停止上述并行操作;S04)、控制模块进入发数状态,该状态下将最后一轮大循环的所有异或结果发送给总线Master接口,Master接口将数据发送到总线配置接口所指定的地址当中;S05)、控制模块进入空闲状态,更新配置接口中的状态寄存器。6.根据权利要求...
【专利技术属性】
技术研发人员:王运哲,刘大铕,刘奇浩,刘尚,朱苏雁,孙中琳,
申请(专利权)人:山东华芯半导体有限公司,
类型:发明
国别省市:山东,37
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