连续变量量子密钥分发数据协调FPGA异构加速方法技术

本发明专利技术公开了一种连续变量量子密钥分发数据协调FPGA异构加速方法，解决CV‑QKD系统中数据协调的SEC(slice error correction，样条错误纠正)协议的并行加速问题，SEC协议采用多级译码方式，各级分别进行LDPC译码，译码算法采用对数域译码。LDPC码的校验矩阵为随机稀疏矩阵，译码需要多次BP(Belief Propagation)信息迭代方能校正错码。应用于CV‑QKD系统数据协调中的LDPC码的校验矩阵规模大，规模达到20万´20万，使得存贮困难、译码速度非常缓慢，系统时延长，影响实用性。本方案采用基于OpenCL的CPU+FPGA异构计算的处理模式，对LDPC译码过程进行并行化处理，提出了一种静态十字双向循环链表存贮庞大LDPC码的校验矩阵的方案，从而提高了整个数据协调方案的速率。

A Heterogeneous Acceleration Method for Data Coordination of Continuous Variable Quantum Key Distribution in FPGA

The invention discloses a heterogeneous acceleration method for data coordination of continuous variable quantum key distribution in FPGA, which solves the parallel acceleration problem of SEC (slice error correction, spline error correction) protocol of data coordination in CV QKD system. SEC protocol adopts multi-level decoding mode, LDPC decoding at all levels, and logarithmic domain decoding algorithm. The check matrix of LDPC codes is a random sparse matrix, and decoding requires multiple iterations of BP (Belief Propagation) information to correct error codes. The check matrix of LDPC codes used in data coordination of CV QKD system is large in scale, reaching 200,000 to 200,000, which makes storage difficult, decoding speed very slow, system time prolonged and affects practicability. In this scheme, the decoding process of LDPC is parallelized by using the heterogeneous computing mode of CPU+FPGA based on OpenCL, and a scheme of static cross-bidirectional cyclic list storing a large check matrix of LDPC codes is proposed, which improves the speed of the whole data coordination scheme.

【技术实现步骤摘要】
连续变量量子密钥分发数据协调FPGA异构加速方法
本专利技术属于数据处理
，具体涉及一种连续变量量子密钥分发数据协调FPGA异构加速方法。
技术介绍
连续变量量子密钥分发(Continuous-variableQuantumKeyDistribution，CV-QKD)是近年来量子保密通信系统新兴的研究方向之一。它是基于量子态的点对点保密通信技术，具有保密性强、光源的抗噪声能力比较强且稳定、可实现性强等特点。CV-QKD系统的基本流程如图1所示，其中CV-QKD的步骤包括：1)Alice发送端使用连续变量光场产生服从高斯分布的随机数xA和pA，通过量子通信信道发送到接收端Bob。2)Bob接收端收到Alice端发送的包含量子态的消息序列后，随机抽取对其进行平衡零拍探测。多次重复步骤1，2，收发双方得到一组相关的裸码数据。3)公开部分裸码数据，通过这部分数据计算出信道参数(T,ε)、互信息量IAB和窃听者能够窃听的最大密钥量χBE，通过以上信息计算得到安全密钥速率K＝βIAB-χBE。将可能泄露的数据通过私密放大全部清除，从而得到安全密钥。4)接下来，双方利用反向协调程序，使得双方能够从裸码中得到一组完全一致的数据。5)通过私密放大过程将所有可能泄露的信息数据(包括Eve窃听的信息和反向协调过程中泄露的信息)全部清除，最后得到一组完全安全的最终密钥。6)通信双方随机从最终得到的安全密钥中抽取一部分数据公开对比，以保证反向数据协调的成功。步骤4)数据协调是CV-QKD系统中不可或缺的一部分，它的本质是利用信道编码对密钥信息进行误码纠错。方案将通信信道分为经典信道和量子通信信道，通信双方在量子通信信道中数据传输完成后，再通过数据协调协议来对通信收发双方之间不一致的序列进行纠错，最后形成一致的二进制序列。目前，CV-QKD数据协调系统的技术瓶颈有：一、码长较短时，由于高斯信道的最小纠错信噪比较高，在SEC数据协调是是7.5dB，致使数据协调的效率较低，从而使得CV-QKD系统的通信距离无法提升。二、研究表明，为了延长CV-QKD系统的通信距离，数据协调的LDPC码长要达到200000以上，但这种超长码导致数据协调过程中的计算量大，译码速度低，译码时延长，降低了CV-QKD系统的实用性。
技术实现思路
本专利技术主为解决现有连续变量量子密钥分发数据协调速度慢，时延长的不足，提供了一种基于FPGA的异构加速方法，其中包括以下步骤：在通信发送端构建静态十字双向循环链表，并用静态十字双向循环链表的数据结构来存贮超大稀疏校验矩阵H；通信发送端使用连续变量光场产生服从高斯分布的随机数xA和pA，通过量子通信信道发送到接收端，通过零拍探测器探测后接收序列Y；通信接收端对连续变量Y进行16电平的非均匀量化得到Y′；，然后将量化值Y′映射为4级二进制码字L1，L2，L3，L4，其中，L1、L2完全公开，不参与译码过程，L3、L4序列由优化方法构建的各自的校验矩阵H3和H4，通过公式Sj＝Lj×Hj计算出各自的校验子S3、S4，将L1、L2、S3、S4通过公开信道传输到发送端；通信发送端根据xA和pA、校验子S3、S4以及L1、L2进行Slepain-Wolf式译码，最后得到译码结果与实现数据协调。步骤1中，构建静态十字双向循环链表数据结构来存贮超大稀疏校验矩阵H还包括步骤：在host主机程序中创建静态十字双向循环链表数据结构；创建行头指针与列头指针数组，分别逐个指向各行及各列第一个非零元素的位置信息；对创建的静态十字双向循环链表按照OpenCL编程规范进行规范化；host端通过OpenCL语言定义的接口clEnqueueWriteBuffer()与clReadBuffer()与FPGA并行设备进行数据的交换，使得程序可以进行FPGA并行计算。步骤4中的Slepain-Wolf式译码还包括如下子步骤：初始化；令O(i)表示yi量化后的值Yi经编码后形成的变量节点集，O(i)的边信息O(i,j)由变量xi提供，设迭代的当前变量节点为ij，与之相邻的校验节点集为N(ij)，设K为校验节点集N(ij)中的一个校验节点，与之相邻的校验节点集为M(k)；式(1)中，a表示使量化为1的区间符号，量化区间为[ta,ta-1],a′表示使量化为0的区间符号，量化区间为[ta',ta'-1]；取级间迭代次数为1，LDPC码BP算法的迭代次数为Pmax＝100；对LDPC码采用BP算法进行迭代译码。其中，对LDPC码采用BP算法进行迭代译码的步骤包括：a、初始p和t为1，以p＝p+1迭代，校验节点K传递给消息变量节点ij的外信息为：b、消息变量节点ij到校验节点K的外消息为：c、跳转至步骤a，直到p＞Pmax；d、硬判决解码，对所有变量节点计算：然后用以下公式进行判别：同时满足：e、级间迭代，令j′＝4，引入同一时间所有级的硬信息：令t＝t+1，若计算结果t>tmax，则迭代完成，退出程序，否则跳转到步骤a继续执行。区别于现有技术，本专利技术的连续变量量子密钥分发数据协调FPGA异构加速方法解决CV-QKD系统中数据协调的SEC协议的并行加速问题，SEC协议采用多级译码方式，各级分别进行LDPC译码，译码算法采用对数域译码。LDPC码的校验矩阵为随机稀疏矩阵，矩阵规模大，规模达到20万×20万，需要多次BP迭代译码方能校正错码，使得译码速度非常缓慢，系统时延长，影响实用性。本方案采用基于OpenCL的CPU+FPGA异构计算的处理模式，对LDPC译码过程进行并行化处理，从而提高整个数据协调方案的速率。附图说明图1是现有技术中CV-QKD系统的基本流程示意图。图2是本专利技术提供的一种连续变量量子密钥分发数据协调FPGA异构加速方法的逻辑示意图。图3是本专利技术提供的一种为连续变量量子密钥分发数据协调存储H矩阵的一般十字双向循环链表数据结构图。图4是本专利技术提供的一种为连续变量量子密钥分发数据协调FPGA异构加速的静态十字双向循环链表数据结构图。图5是本专利技术提供的SEC协议中连续变量16电平非均匀量化和分层函数S1…4(y)具体实施方式下面结合具体实施方式对本专利技术的技术方案作进一步更详细的描述。显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都应属于本专利技术保护的范围。参阅图2，图2是本专利技术提供的一种连续变量量子密钥分发数据协调FPGA异构加速方法的逻辑示意图，该方法的步骤包括：在通信发送端构建静态十字双向循环链表，并用静态十字双向循环链表的数据结构来存贮超大稀疏校验矩阵H；通信发送端使用连续变量光场产生服从高斯分布的随机数xA和pA，通过量子通信信道发送到接收端，通过零拍探测器探测后接收序列Y；通信接收端对连续变量Y进行16电平的非均匀量化得到Y′；，然后将量化值Y′映射为4级二进制码字L1，L2，L3，L4，其中，L1、L2完全公开，不参与译码过程，L3、L4序列由优化方法构建的各自的校验矩阵H3和H4，通过公式Sj＝Lj×Hj计算出各自的校验子S3、S4，将L1、L2、S3、S4通过公开信道传输到发送端；通信发送端根据xA和pA、校验子本文档来自技高网...

【技术保护点】
1.一种连续变量量子密钥分发数据协调FPGA异构加速方法，其特征在于，包括以下步骤：在通信发送端构建静态十字双向循环链表，并用静态十字双向循环链表的数据结构来存贮超大稀疏校验矩阵H；通信发送端发送量子相干态光脉冲X，通过量子通信信道发送到接收端，通过零拍探测器探测后接收序列Y；通信接收端对连续变量Y进行16电平的非均匀量化得到Y′；，然后将量化值Y′映射为4级二进制码字L1，L2，L3，L4，其中，L1、L2完全公开，不参与译码过程，L3、L4序列由优化方法构建的各自的校验矩阵H3和H4，通过公式Sj＝Lj×Hj计算出各自的校验子S3、S4，将L1、L2、S3、S4通过公开信道传输到发送端；通信发送端根据xA和pA、校验子S3、S4以及L1、L2进行Slepain‑Wolf式译码，最后得到译码结果

【技术特征摘要】
1.一种连续变量量子密钥分发数据协调FPGA异构加速方法，其特征在于，包括以下步骤：在通信发送端构建静态十字双向循环链表，并用静态十字双向循环链表的数据结构来存贮超大稀疏校验矩阵H；通信发送端发送量子相干态光脉冲X，通过量子通信信道发送到接收端，通过零拍探测器探测后接收序列Y；通信接收端对连续变量Y进行16电平的非均匀量化得到Y′；，然后将量化值Y′映射为4级二进制码字L1，L2，L3，L4，其中，L1、L2完全公开，不参与译码过程，L3、L4序列由优化方法构建的各自的校验矩阵H3和H4，通过公式Sj＝Lj×Hj计算出各自的校验子S3、S4，将L1、L2、S3、S4通过公开信道传输到发送端；通信发送端根据xA和pA、校验子S3、S4以及L1、L2进行Slepain-Wolf式译码，最后得到译码结果与实现数据协调。2.根据权利要求1所述的连续变量量子密钥分发数据协调FPGA异构加速方法，其特征在于，构建静态十字双向循环链表，并用静态十字双向循环链表的数据结构来存贮超大稀疏校验矩阵H的步骤中，还包括步骤：在host主机程序中创建静态十字双向循环链表数据结构；创建行头指针与列头指针数组，分别逐个指向各行及各列第一个非零元素的位置信息；对创建的静态十字双向循环链表按照OpenCL编程规范进行规范化；host端通过OpenCL语言定义的接口clEnqueueWriteBuffer()与c...

【专利技术属性】
技术研发人员：郭大波，冯强，穆健穆，贺超，
申请(专利权)人：山西大学，
类型：发明
国别省市：山西,14