一种外挂晶体时钟的抗EFT干扰电路制造技术

本发明专利技术公开了一种外挂晶体时钟的抗EFT干扰电路，包括晶振电路，所述晶振电路包括芯片内部的晶体驱动电路和芯片外部的外部晶体电路，外部晶体电路通过两个IO端口，XHIN端口和XHOUT端口，连接到芯片内部的晶体驱动电路；在所述XHIN端口的IO端口外部设置有Rext电阻，在所述XHIN端口的IO端口内部设置有包括PMOS和NMOS的ESD电路，所述PMOS和NMOS产生的寄生电容Cp1、Cp2共同组成寄生的低通滤波器。本发明专利技术的外挂晶体时钟的抗EFT干扰电路，能有效抑制干扰，保证相关产品能够通过验证，从而提高产品的可靠性和稳定性。

An EFT Anti-interference Circuit with External Crystal Clock

The invention discloses an anti-EFT interference circuit for an external crystal clock, including a crystal oscillator circuit, which comprises a crystal driving circuit inside the chip and an external crystal circuit outside the chip. The external crystal circuit connects to the crystal driving circuit inside the chip through two IO ports, XHIN ports and XHOUT ports; and the IO port outside the XHIN port is provided with Rext electricity. An ESD circuit including PMOS and NMOS is arranged inside the IO port of the XHIN port. The parasitic capacitors Cp1 and Cp2 generated by the PMOS and NMOS constitute a parasitic low-pass filter. The anti-EFT interference circuit of the external crystal clock of the invention can effectively suppress the interference and ensure that the related products can be verified, thereby improving the reliability and stability of the products.

【技术实现步骤摘要】
一种外挂晶体时钟的抗EFT干扰电路
本专利技术涉及电子电路
，特别涉及一种外挂晶体时钟的抗EFT干扰电路。
技术介绍
MCU芯片在实际的量产并且推广至大规模应用到公司产品的过程中需要通过一系列的测试验证，从而保证芯片应用于空调等产品之后具有极强的安全和稳定特性。EFT实验是众多EMC实验中的重要一项，是目前电子产品在“3C”认证中比较难以通过的一项实验。EFT(ElectricalFastTransient)是指电快速瞬变脉冲群，它是一种电磁骚扰源。闪电、接地故障或切换电感性负载等都会对电子系统产生电快速瞬变脉冲群骚扰。它的特点是骚扰信号不是单个脉冲，而是一连串的脉冲群。一方面由于脉冲群可以在电路的输入端产生积累效应，使骚扰电平的幅度最终可能超过电路的噪声容限。另一方面脉冲群的周期较短，每个脉冲波的间隔时间较短，当第一个脉冲波还未消失时，第二个脉冲波紧跟而来。对于电路中的输入电容来说，在未完成放电时又开始充电，因此容易达到较高的电压，这样对电路的正常工作影响甚大。从原理上分析，每次冲击包括金属弧区、气体击穿区以及振荡区三个阶段的存在，其中金属弧和震荡区都属于低频部分，气体击穿区属于高频部分，根据各方面的特性，都会有不同的解决办法。其中气体击穿区在振荡频率超过20M附近，在实际的应用过程的PCB板的设计中，主要是防护气体击穿区域的冲击。在实际的应用过程中，外挂晶体时钟具有极高的准确度和极低的电源电压、外部环境相关性。通过外部晶体时钟作为内部时钟源的基准，能够较好的保证芯片具有较高的稳定性。但是由于晶体属于外部模块，需要通过IO引脚与外面电路相关联，在外面的PCB板上难免会受到EFT的干扰。
技术实现思路
为了解决现有技术中由于晶体属于外部模块，需要通过IO引脚与外面电路相关联，在外部的PCB板上受到EFT干扰的问题，本专利技术通过原理分析EFT产生的机理，提供一种外挂晶体时钟的抗EFT干扰电路，抑制干扰，从而保证相关产品能够通过验证，从而提高产品的可靠性和稳定性。为了解决上述技术问题，本专利技术采用以下技术手段：一种外挂晶体时钟的抗EFT干扰电路，包括晶振电路，所述晶振电路包括芯片内部的晶体驱动电路和芯片外部的外部晶体电路，外部晶体电路通过两个IO端口，XHIN端口和XHOUT端口，连接到芯片内部的晶体驱动电路；在所述XHIN端口的IO端口外部设置有Rext电阻，在所述XHIN端口的IO端口内部设置有包括PMOS和NMOS的ESD电路，所述PMOS和NMOS产生的寄生电容Cp1、Cp2共同组成寄生的低通滤波器。更进一步地，所述XHIN端口在芯片内部无驱动能力，所述XHOUT端口能够提供能量。更进一步地，在实际的物理版图中，所述ESD电路等效为一个寄生电容Cp＝Cp1+Cp2。更进一步地，所述寄生电容Cp的大小值范围为2.5--5pF。更进一步地，在所述XHIN端口的通道上外加有限制电阻Rext。更进一步地，所述限制电阻Rext和寄生电容Cp组成低通滤波器，所述低通滤波器的带宽大小为：更进一步地，所述晶体的频率低于20MHz。更进一步地，在所述XHOUT端口的通道上外设置有电阻Rs。本专利技术具有如下有益效果：本专利技术的外挂晶体时钟的抗EFT干扰电路，能有效抑制干扰，保证相关产品能够通过验证，从而提高产品的可靠性和稳定性。带有GM6601芯片的PCB板能够通过4000V的EFT冲击，而常规的PCB板仅能够通过1000V左右的EFT冲击。附图说明图1是普通晶振电路的示意图。图2是本专利技术外挂晶体时钟的抗EFT干扰电路的示意图。图3是芯片保护电路的示意图。图4是EFT脉冲图。图5是2KVEFT电流波形和脉冲示意图。具体实施方式下面结合附图对本专利技术作进一步详细说明。现有技术中由于晶体属于外部模块，需要通过IO引脚与外面电路相关联，在外部的PCB板上受到EFT干扰的问题，本专利技术提供了一种外挂晶体时钟的抗EFT干扰电路，包括晶振电路，所述晶振电路包括芯片内部的晶体驱动电路和芯片外部的外部晶体电路，外部晶体电路通过两个IO端口，XHIN端口和XHOUT端口，连接到芯片内部的晶体驱动电路；在所述XHIN端口的IO端口外部设置有Rext电阻，在所述XHIN端口的IO端口内部设置有包括PMOS和NMOS的ESD电路，所述PMOS和NMOS产生的寄生电容Cp1、Cp2共同组成寄生的低通滤波器。本专利技术的外挂晶体时钟的抗EFT干扰电路，能有效抑制干扰，保证相关产品能够通过验证，从而提高产品的可靠性和稳定性。实施例一本实施例提供一种具有如图3所示的保护电路的外挂晶体时钟的抗EFT干扰电路。图1为常规的外部晶体电路的连接图，外部晶体通过两个IO端口XHIN和XHOUT连接到芯片内部的晶体驱动电路，通过驱动电路给晶体提供能量，从而驱动晶体振荡，其中XHIN端在芯片内部没有驱动能力，XHOUT能够提供能量。图2为本专利技术中带有EFT保护电路的外部晶体电路的连接图，相比较于普通的晶体电路，本专利技术是在外部晶体IO端口XHIN加入保护电路，主要原因是XHIN端在芯片内部没有驱动能力，所以进入到芯片的能量没有较好的泄放通路，可以通过保护电路进行较好的抑制EFT的冲击，XHOUT能够提供能量，同样也能够吸收能量，对EFT冲击具有较好的保护。图3是芯片保护电路的示意图。为了能够保护晶体能够有较好的寿命和可靠性，在XHIN相连的IO外部加一个Rext电阻和内部IO上的PMOS和NMOS产生的寄生电容Cp1、Cp2共同组成一个寄生的低通滤波器。IO两个ESD管的尺寸非常大，在实际的物理版图中其中ESD电路可以等效为一个寄生电容Cp＝Cp1+Cp2，其大小值大约为2.5--5pF附近。结合图1和图3可以看到，如果在XHIN的通道上外加一个限制电阻Rext，这个电阻和寄生电容Cp组成的低通滤波器的带宽大小为：如果电阻大小为2.5k，电容大小为3.5pF，带宽大小为18MHz；如果电容为2.5pF—5pF，则其带宽为12.7—21.1MHz。从图4中可以看出，实际的EFT干扰主要是来源于气体击穿区这个位置，其具体的放大图在图5中给出，单个脉宽的宽度大约为50ns，换算为频率即为20MHz，在理论上可以看到如果正好存在一个带宽为20MHz附近的低通滤波器，即可以将EFT脉冲进行合理的滤出；另外本专利技术中实际晶体频率必须要低于20MHz，否则，该低通滤波器将会影响实际的时钟电路正常工作。另外，由于XOUT是存在驱动能力的端口，对实际的EFT脉冲本身就具有较好的抑制作用，Rs电阻的主要作用是修改驱动电路的GM值，保证晶体正常启动，其中Rext2大约只有470欧姆。通过加入保护电路之后，实际的EFT干扰测试能够由原来的1000V提高到4000V，对于板级电路优化具有显著的优化作用。综上所述，本专利技术在保证晶体振荡器能够正常工作的基础上，晶振的XIN引脚加入一个电阻，与IO内部寄生电容产生一个低通滤波器，从而滤掉PCB板间传递到XIN端的EFT干扰，提高抗EFT能力。以上所述仅为本专利技术的较佳实施例而已，并不用以限制本专利技术。凡在本专利技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种外挂晶体时钟的抗EFT干扰电路，包括晶振电路，所述晶振电路包括芯片内部的晶体驱动电路和芯片外部的外部晶体电路，外部晶体电路通过两个IO端口，XHIN端口和XHOUT端口，连接到芯片内部的晶体驱动电路；其特征在于：在所述XHIN端口的IO端口外部设置有Rext电阻，在所述XHIN端口的IO端口内部设置有包括PMOS和NMOS的ESD电路，所述PMOS和NMOS产生的寄生电容Cp1、Cp2共同组成寄生的低通滤波器。

【技术特征摘要】
1.一种外挂晶体时钟的抗EFT干扰电路，包括晶振电路，所述晶振电路包括芯片内部的晶体驱动电路和芯片外部的外部晶体电路，外部晶体电路通过两个IO端口，XHIN端口和XHOUT端口，连接到芯片内部的晶体驱动电路；其特征在于：在所述XHIN端口的IO端口外部设置有Rext电阻，在所述XHIN端口的IO端口内部设置有包括PMOS和NMOS的ESD电路，所述PMOS和NMOS产生的寄生电容Cp1、Cp2共同组成寄生的低通滤波器。2.根据权利要求1所述的外挂晶体时钟的抗EFT干扰电路，其特征在于：所述XHIN端口在芯片内部无驱动能力，所述XHOUT端口能够提供能量。3.根据权利要求1所述的外挂晶体时钟的抗EFT干扰电路，其特征在于：在实际的物理版图中...

【专利技术属性】
技术研发人员：徐以军，陈俊超，伍衍亮，蓝杨，彭新朝，王静，
申请(专利权)人：珠海格力电器股份有限公司，
类型：发明
国别省市：广东,44