半导体存储装置制造方法及图纸

本发明专利技术公开一种半导体存储装置，包括半导体基底、栅极结构、第一间隙壁结构以及栅极连接结构。半导体基底包括存储单元区以及周围区。栅极结构设置于半导体基底上并位于周围区，栅极结构包括第一导电层以及栅极盖层。栅极盖层设置于第一导电层上，第一间隙壁结构设置于第一导电层的侧壁以及栅极盖层的侧壁上。栅极连接结构包括第一部与第二部。第一部贯穿栅极盖层而与第一导电层电连接。第二部与第一部相连，第二部设置于栅极盖层的上表面上，且第二部接触栅极盖层的上表面。

Semiconductor Storage Device

The invention discloses a semiconductor storage device, which comprises a semiconductor substrate, a gate structure, a first gap wall structure and a gate connection structure. Semiconductor substrate includes memory cell area and surrounding area. The gate structure is arranged on the semiconductor substrate and located in the surrounding area. The gate structure includes the first conductive layer and the gate cover layer. The gate cover is arranged on the first conductive layer, and the first gap wall structure is arranged on the side wall of the first conductive layer and the side wall of the gate cover. The gate connection structure comprises a first part and a second part. The first part is electrically connected with the first conductive layer through the gate cover. The second part is connected with the first part, the second part is arranged on the upper surface of the grid cover, and the second part contacts the upper surface of the grid cover.

【技术实现步骤摘要】
半导体存储装置
本专利技术涉及一种半导体存储装置，尤其是涉及一种于周围区具有栅极结构的半导体存储装置。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metaloxidesemiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。存储单元的MOS晶体管结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计，故有时存储单元的MOS晶体管结构会与同一芯片上其他区域的晶体管结构不同，进而造成制作工艺上的复杂度提升。因此，如何有效地整合存储单元的MOS晶体管与其他区域中不同晶体管的制作工艺对于相关业界来说是非常重要的课题。
技术实现思路
本专利技术提供了一种半导体存储装置，使得与位于周围区的栅极结构电连接的栅极连接结构部分形成于栅极盖层的上表面上且接触栅极盖层的上表面，由此使得栅极连接结构可与位于周围区或/及存储单元区中的其他连接结构一并形成，进而达到制作工艺整合与制作工艺简化的效果。本专利技术的一实施例提供一种半导体存储装置，包括一半导体基底、一栅极结构、一第一间隙壁结构以及一栅极连接结构。半导体基底包括一存储单元区以及一周围区。栅极结构设置于半导体基底上并位于周围区。栅极结构包括一第一导电层以及一栅极盖层，而栅极盖层设置于第一导电层上。第一间隙壁结构设置于第一导电层的侧壁以及栅极盖层的侧壁上。栅极连接结构包括一第一部与一第二部。第一部贯穿栅极盖层而与第一导电层电连接。第二部与第一部相连。第二部设置于栅极盖层的上表面上，且第二部接触栅极盖层的上表面。附图说明图1为本专利技术一实施例的半导体存储装置的示意图；图2至图5为本专利技术一实施例的半导体存储装置的制作方法示意图，其中图3为图2之后的状况示意图；图4为图3之后的状况示意图；图5为图4之后的状况示意图。主要元件符号说明10半导体基底11浅沟槽隔离21栅极介电层22第一介电层30A第一导电层30B第二导电层31A第一非金属导电层31B第二非金属导电层32A第一金属导电层32B第二金属导电层40A栅极盖层40B位线盖层41第二介电层51轻掺杂区52源极/漏极区61接触蚀刻停止层62层间介电层71栅极连接结构71A第一部71B第二部72源极/漏极连接结构72A第三部72B第四部73位线连接结构73A第五部73B第六部91平坦化制作工艺100半导体存储装置BL位线结构F1第一上表面F2第二上表面F3第三上表面F4第四上表面F5第五上表面GS栅极结构R1存储单元区R2周围区S1第一间隙壁S2第二间隙壁SP1第一间隙壁结构SP2第二间隙壁结构Z厚度方向具体实施方式请参阅图1。图1所绘示为本专利技术一实施例的半导体存储装置的示意图。如图1所示，本实施例提供一种半导体存储装置100，半导体存储装置100包括一半导体基底10、一栅极结构GS、一第一间隙壁结构SP1以及一栅极连接结构71。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或其他适合材料的半导体基底。半导体基底10可包括一存储单元区R1以及一周围区R2。换句话说，半导体基底10上可定义有存储单元区R1以及周围区R2。存储单元区R1中可用以形成多个存储单元(memorycell)，而周围区R2中可用以形成存储单元以外的其他元件，例如控制字符线或/及位线信号传递的晶体管，但并不以此为限。栅极结构GS设置于半导体基底10上并位于周围区R2。在一些实施例中，栅极结构GS可为位于周围区R2的晶体管或其他元件中的栅极结构。栅极结构GS包括一第一导电层30A以及一栅极盖层40A，而栅极盖层40A可于半导体基底10的厚度方向Z上设置于第一导电层30A上。第一导电层30A可为单层或多层的导电材料结构，例如在一些实施例中，第一导电层30A可包括一第一非金属导电层31A以及一第一金属导电层32A，且第一金属导电层32A可于半导体基底10的厚度方向Z上设置于第一非金属导电层31A上，但并不以此为限。在一些实施例中，第一导电层30A也可为单层的非金属或金属导电材料。上述的第一非金属导电层31A可包括非晶硅、多晶硅或其他适合的含硅导电材料，第一金属导电层32A可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而栅极盖层40A可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，但并不以此为限。此外，栅极结构GS与半导体基底10之间可设置一栅极介电层21例如氧化硅层，但并不以此为限。第一间隙壁结构SP1设置于第一导电层30A的侧壁以及栅极盖层40A的侧壁上，而第一间隙壁结构SP1可包括单层或多层的间隙结构。举例来说，第一间隙壁结构SP1可包括一第一间隙壁S1以及一第二间隙壁S2，第一间隙壁S1可设置于第二间隙壁S2与栅极结构GS之间，而第一间隙壁S1与第二间隙壁S2可分别用于在半导体基底10中形成轻掺杂区51以及源极/漏极区52的掺杂制作工艺中，但并不以此为限。第一间隙壁S1与第二间隙壁S2可分别由不同的材料形成，例如第一间隙壁S1的材料可为氮化硅而第二间隙壁S2的材料可为氧化硅，但并不以此为限。栅极连接结构71包括一第一部71A与一第二部71B。第一部71A贯穿栅极盖层40A而与第一导电层30A电连接。第二部71B与第一部71A相连。第二部71B设置于栅极盖层40A的上表面(例如图1中所示的第一上表面F1)上，且第二部71B接触栅极盖层40A的第一上表面F1。此外，形成于栅极盖层40A的侧壁上的第一间隙壁结构SP1可具有一第二上表面F2，而栅极盖层40A的第一上表面F1可与第一间隙壁结构SP1的第二上表面F2共平面，但并不以此为限。在一些实施例中，栅极连接结构71的第一部71A可被视为一导电插塞，而栅极连接结构71的第二部71B可被视为第零层金属(M0)，但并不以此为限。此外，在一些实施例中，栅极连接结构71的第一部71A与第二部71B可为相连的一体结构，且栅极连接结构71可由一阻障层(未绘示)以及一低电阻导电材料(未绘示)所形成。上述的阻障层可包括钛、氮化钛(TiN)或其他适合的阻障材料所组成的单层或多层阻障层结构，而上述的低电阻导电材料可包括铝、钨、铜或钛铝合金等，但并不以此为限。在本实施例的半导体存储装置100中，与周围区R2的栅极结构GS电连接的栅极连接结构71可部分形成于栅极盖层40A的第一上表面F1上且直接接触栅极盖层40A的第一上表面F1，由此使得栅极连接结构71可与位于周围区R2或/及存储单元区R1中的其他连接结构一并形成，进而达到制作工艺整合与制作工艺简化的效果。如图1所示，在一些实施例中，半导体存储装置100可更包括源极/漏极区52、一层间介电层62以及一源极/漏极连接结构72。源极/漏极区52设置于半导体基底10中并位于栅极结构GS的一侧，而层间介电层62覆盖源极/漏极区52。源极/漏极连接结构72可包括一第三部72A以及一第四部72B。第三部72A可贯穿层间介本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，包括：半导体基底，包括存储单元区以及周围区；栅极结构，设置于该半导体基底上并位于该周围区，该栅极结构包括：第一导电层；以及栅极盖层，设置于该第一导电层上；第一间隙壁结构，设置于该第一导电层的侧壁以及该栅极盖层的侧壁上；以及栅极连接结构，包括：第一部，贯穿该栅极盖层而与该第一导电层电连接；以及第二部，与该第一部相连，其中该第二部设置于该栅极盖层的上表面上，且该第二部接触该栅极盖层的该上表面。

【技术特征摘要】
1.一种半导体存储装置，包括：半导体基底，包括存储单元区以及周围区；栅极结构，设置于该半导体基底上并位于该周围区，该栅极结构包括：第一导电层；以及栅极盖层，设置于该第一导电层上；第一间隙壁结构，设置于该第一导电层的侧壁以及该栅极盖层的侧壁上；以及栅极连接结构，包括：第一部，贯穿该栅极盖层而与该第一导电层电连接；以及第二部，与该第一部相连，其中该第二部设置于该栅极盖层的上表面上，且该第二部接触该栅极盖层的该上表面。2.如权利要求1所述的半导体存储装置，其中该栅极盖层的该上表面与该第一间隙壁结构的上表面共平面。3.如权利要求1所述的半导体存储装置，还包括：源极/漏极区，设置于该半导体基底中并位于该栅极结构的一侧；层间介电层，覆盖该源极/漏极区；以及源极/漏极连接结构，包括：第三部，贯穿该层间介电层而与该源极/漏极区电连接；以及第四部，与该第三部相连，其中该第四部设置于该层间介电层的上表面上，且该第四部接触该层间介电层的该上表面。4.如权利要求3所述的半导体存储装置，其中该层间介电层的该上表面与该栅极盖层的该上表面共平面。5.如权利要求3所述的半导体存储装置，还包括：接触蚀刻停止层，设置于该层间介电层与该源极/漏极区之...

【专利技术属性】
技术研发人员：冯立伟，王嫈乔，邹世芳，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71