数据线控制电路及相关的数据线控制方法技术

本发明专利技术提供了一种数据线控制电路。数据线控制电路具有数据线驱动电路和写辅助数据线驱动电路。数据线驱动电路用于在至少一个存储单元的写入操作期间驱动差分数据线。写辅助数据线驱动电路用于在至少一个存储单元的写入操作期间驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线与差分数据线隔开，并且被驱动为具有从第一电压电平到第二电压电平的第一电压转变，使得差分数据线之一者具有从第三电压电平到第四电压电平的第二电压转变，该第四电压电平是由该第一电压转变通过电容耦合产生的。相应地，本发明专利技术还提供了一种相关的数据线控制方法。采用本发明专利技术，能够在不使用MOS电容器的情况下向位线提供负电压。

Data Line Control Circuit and Related Data Line Control Method

The invention provides a data line control circuit. The data line control circuit has a data line drive circuit and a write auxiliary data line drive circuit. The data line driving circuit is used to drive the differential data line during the write operation of at least one storage unit. Write Auxiliary Data Line Driving Circuit is used to drive at least one Write Auxiliary Data Line during the write operation of at least one storage unit, in which at least one Write Auxiliary Data Line is separated from the Differential Data Line and driven to have a first voltage transition from the first voltage level to the second voltage level, so that one of the Differential Data Lines has a third voltage level to the fourth voltage level. The second voltage transition of the voltage level, which is generated by the first voltage transition through capacitive coupling. Accordingly, the invention also provides a relevant data line control method. By adopting the present invention, the negative voltage can be provided to the bit line without using the MOS capacitor.

【技术实现步骤摘要】
数据线控制电路及相关的数据线控制方法
本专利技术涉及将位(bits)写入存储单元(memorycell)的技术，以及更特别地，涉及一种利用写辅助数据线耦合(write-assistdatalinecoupling)的数据线控制电路及相关的数据线控制方法。
技术介绍
静态随机存取存储器(staticrandomaccessmemory，SRAM)和动态随机存取存储器(dynamicrandomaccessmemory，DRAM)被列为易失性存储器。与需要周期性刷新操作的DRAM相比，SRAM更适合于高速和低功率电路设计，这是因为SRAM单元具有保持数据而无需定期刷新操作的有利特性。例如，嵌入式SRAM在高速通信应用、图像处理应用和片上系统(systemonchip，SoC)应用中特别流行。一个SRAM单元可以使用多个晶体管来实现。以典型的六晶体管(six-transistor，6T)SRAM单元为例，它包括两个存取晶体管(或称为传输门晶体管)，其可以是N沟道金属氧化物半导体(N-channelmetal-oxidesemiconductor，NMOS)晶体管。这两个存取晶体管的栅极(gate)都耦接到字线(wordline，WL)。其中一个存取晶体管的漏极(drain)耦接到位线(bitline，BL)，以及，这个存取晶体管的源极(source)耦接到交叉耦合的反相器(cross-coupledinverters)的晶体管的栅极。另一个存取晶体管的漏极端子耦接到互补位线(complementarybitline，BLB)，以及，该另一个存取晶体管的源极耦接到该交叉耦合的反相器的晶体管的栅极。在深亚微米技术中，被降低的字线电压电平影响SRAM单元的写入能力。也就是说，存取晶体管的导通电压Von(即，Vgs-Vth)被减小，从而降低了SRAM单元的写入能力。更特别地，随着摩尔定律转向FinFET技术，控制晶体管的尺寸以增强SRAM单元的写入能力已不再可行。因此，对SRAM设计来说，写辅助方案变得是必须的。负位线(negative-bit-line，NBL)方案是最流行的写辅助方案之一。在SRAM单元的写入操作期间，向位线(例如，BL或BLB)提供负电压(negativevoltage)以提高耦接到该位线(例如，BL或BLB)的存取晶体管的导通电压Von(即，Vgs-Vth)。然而，传统的负位线(NBL)方案采用MOS电容器(MOScapacitor，MOSCAP)作为电荷泵电容器，其占用面积大且功率效率低。因此，需要一种创新的写辅助方案，以能够在不使用MOS电容器的情况下向位线(例如，BL或BLB)提供负电压。
技术实现思路
有鉴于此，本专利技术的目的之一在于提供一种新颖的数据线控制电路及相关的数据线控制方法，能够在不使用MOS电容器的情况下向位线提供负电压。根据本专利技术的第一方面，提供了一种数据线控制电路，其包括数据线驱动电路和写辅助数据线驱动电路。该数据线驱动电路用于在至少一个存储单元的写入操作期间驱动差分数据线，其中，该差分数据线包括第一数据线和第二数据线；以及，在该至少一个存储单元的该写入操作期间，该至少一个存储单元的差分位线分别耦接到该差分数据线。该写辅助数据线驱动电路用于在该至少一个存储单元的该写入操作期间驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线将该差分数据线隔开，且在该至少一个存储单元的该写入操作期间，该至少一条写辅助数据线被驱动为具有从第一电压电平到第二电压电平的第一电压转变，以及，该第一数据线和该第二数据线的其中一条数据线具有从第三电压电平到第四电压电平的第二电压转变，该第四电压电平是该第一电压转变通过该至少一条写辅助数据线与该其中一条数据线之间的电容耦合产生的。根据本专利技术的第二方面，提供了一种数据线控制方法。该数据线控制方法包括：在至少一个存储单元的写入操作期间驱动差分数据线，其中，该差分数据线包括第一数据线和第二数据线，在该至少一个存储单元的该写入操作期间，该至少一个存储单元的差分位线分别耦接到该差分数据线；以及，在该至少一个存储单元的该写入操作期间驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线将该差分数据线隔开，且在该至少一个存储单元的该写入操作期间，该至少一条写辅助数据线被驱动为具有从第一电压电平到第二电压电平的第一电压转变，以及，该第一数据线和该第二数据线的其中一条数据线具有从第三电压电平到第四电压电平的第二电压转变，该第四电压电平是该第一电压转变通过该至少一条写辅助数据线与该其中一条数据线之间的电容耦合产生的。本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本专利技术的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。附图说明通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本专利技术，其中：图1是根据本专利技术实施例示出的SRAM的平面布局的示意图；图2是根据本专利技术实施例示出的被不同存储体共享的差分数据线WT和WC以及位于一个存储体中的SRAM单元的差分位线的示意图；图3是根据本专利技术实施例的数据线控制电路的电路示意图；图4是根据本专利技术实施例示出的字线、写辅助数据线、差分数据线以及差分位线上的电压电平的波形示意图。在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本专利技术实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。具体实施方式以下描述为本专利技术实施的较佳实施例，其仅用来例举阐释本专利技术的技术特征，而并非用来限制本专利技术的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本专利技术中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。图1是根据本专利技术实施例示出的SRAM的平面布局的示意图。SRAM100包括多个SRAM单元和存储器外围电路(memoryperipheralcircuit)。作为示例而非限制，SRAM单元可以是典型的6TSRAM单元。SRAM单元可以被布置在多个存储体(bank)Bank-1，Ba本文档来自技高网...

【技术保护点】
1.一种数据线控制电路，其特征在于，包括：数据线驱动电路，用于在至少一个存储单元的写入操作期间驱动差分数据线，其中，该差分数据线包括第一数据线和第二数据线；以及，在该至少一个存储单元的该写入操作期间，该至少一个存储单元的差分位线分别耦接到该差分数据线；以及写辅助数据线驱动电路，用于在该至少一个存储单元的该写入操作期间驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线将该差分数据线隔开，且在该至少一个存储单元的该写入操作期间，该至少一条写辅助数据线被驱动为具有从第一电压电平到第二电压电平的第一电压转变，以及，该第一数据线和该第二数据线中的其中一条数据线具有从第三电压电平到第四电压电平的第二电压转变，其中，该第四电压电平是该第一电压转变通过该至少一条写辅助数据线与该其中一条数据线之间的电容耦合产生的。

【技术特征摘要】
2017.09.04 US 62/553,940;2018.06.26 US 16/019,4641.一种数据线控制电路，其特征在于，包括：数据线驱动电路，用于在至少一个存储单元的写入操作期间驱动差分数据线，其中，该差分数据线包括第一数据线和第二数据线；以及，在该至少一个存储单元的该写入操作期间，该至少一个存储单元的差分位线分别耦接到该差分数据线；以及写辅助数据线驱动电路，用于在该至少一个存储单元的该写入操作期间驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线将该差分数据线隔开，且在该至少一个存储单元的该写入操作期间，该至少一条写辅助数据线被驱动为具有从第一电压电平到第二电压电平的第一电压转变，以及，该第一数据线和该第二数据线中的其中一条数据线具有从第三电压电平到第四电压电平的第二电压转变，其中，该第四电压电平是该第一电压转变通过该至少一条写辅助数据线与该其中一条数据线之间的电容耦合产生的。2.如权利要求1所述的数据线控制电路，其特征在于，该第二电压电平小于该第一电压电平，以及，该第四电压电平小于该第三电压电平。3.如权利要求2所述的数据线控制电路，其特征在于，该第四电压电平是负电压电平；和/或，该第一电压电平等于供给电压电平，以及，该第二电压电平和该第三电压电平等于接地电压电平。4.如权利要求1所述的数据线控制电路，其特征在于，该第三电压电平与该第二电压电平相同；该至少一个存储单元的该写入操作包括第一阶段和该第一阶段之后的第二阶段；在该第一阶段期间，该数据线驱动电路用于将该第一数据线和该第二数据线的该其中一条数据线驱动至该第二电压电平，并将该第一数据线和该第二数据线的另一条数据线驱动至该第一电压电平，以及，该写辅助数据线驱动电路用于将该至少一条写辅助数据线驱动至该第一电压电平；以及，在该第二阶段期间，该数据线驱动电路用于将该第一数据线和该第二数据线的该其中一条数据线保持浮动并继续将该第一数据线和该第二数据线的该另一条数据线驱动至该第一电压电平，以及，该写辅助数据线驱动电路用于将该至少一条写辅助数据线驱动至该第二电压电平。5.如权利要求1所述的数据线控制电路，其特征在于，该第三电压电平与该第二电压电平相同，以及，该数据线驱动电路包括第一驱动电路、第二驱动电路和第三N沟道金属氧化物半导体NMOS晶体管；该第一驱动电路包括：第一P沟道金属氧化物半导体PMOS晶体管，其中，该第一PMOS晶体管的源极耦接到该第一电压电平，该第一PMOS晶体管的漏极耦接到该第一数据线和该第二数据线的该其中一条数据线，以及，该第一PMOS晶体管的栅极用于接收第一控制信号；和第一NMOS晶体管，其中，该第一NMOS晶体管的漏极耦接到该第一数据线和该第二数据线的该其中一条数据线，以及，该第一NMOS晶体管的栅极用于接收该第一控制信号；该第二驱动电路包括：第二PMOS晶体管，其中，该第二PMOS晶体管的源极耦接到该第一电压电平，该第二PMOS晶体管的漏极耦接到该第一数据线和该第二数据线的该另一条数据线，以及，该第二PMOS晶体管的栅极用于接收第二控制信号；和第二NMOS晶体管，其中，该第二NMOS晶体管的漏极耦接到该第一数据线和该第二数据线的该另一条数据线，以及，该第二NMOS晶体管的栅极用于接收该第二控制信号；其中，该第三NMOS晶体管的栅极用于接收第三控制信号，该第三NMOS晶体管的源极耦接到该第二电压电平，以及，该第三NMOS晶体管的漏极耦接到该第一NMOS晶体管的源极和该二NMOS晶体管的源极。6.如权利要求5所述的数据线控制电路，其特征在于，该至少一个存储单元的该写入操作包括第一阶段和该第一阶段之后的第二阶段；...

【专利技术属性】
技术研发人员：王嘉维，邱议德，谢文斌，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71