一种驱动电路单元、驱动电路和显示装置制造方法及图纸

本申请涉及一种驱动电路单元、驱动电路和显示装置，可以应用于AMOLED显示器、TFT‑LCD器等。本申请中的驱动电路单元可以满足AMOLED像素电路多类型扫描信号的要求，通过采用分离式输入结构，形成分离的双自举节点，解决了时钟馈通效应导致的不同自举节点之间的电荷耦合问题，抑制了薄膜晶体管漏电导致的自举节点电压下降，使输出扫描信号的脉冲形状更加完整且具有对称、较短的上升下降时间。再通过引入反馈晶体管，在晶体管阈值电压为负时，低电平维持节点仍能维持高电平，把输出端扫描信号维持在相应的低电平。本申请的驱动方法可以提高AMOLED像素电路的电学性能，使得AMOLED显示器的稳定性和均匀性更好。

【技术实现步骤摘要】
一种驱动电路单元、驱动电路和显示装置
本专利技术涉及显示
，具体涉及一种驱动电路单元、驱动电路和显示装置。
技术介绍
有机发光二极管(OrganicLight-EmittingDiode，OLED)显示因具有高亮度、高发光效率、宽视角和低功耗等优点，近年来被人们广泛研究，并迅速应用到新一代的显示器件当中。OLED显示的驱动方式可以为无源矩阵驱动(PassiveMatrixOLED，PMOLED)和有源矩阵驱动(ActiveMatrixOLED，AMOLED)。无源矩阵驱动成本低廉，但是其由于交叉串扰而不能实现高分辨率的显示，且无源矩阵驱动电流大、OLED的使用寿命短。相比之下，有源矩阵驱动方式在每个像素上设置数目不同的晶体管作为电流源，避免了交叉串扰，所需的驱动电流较小，功耗较低，使OLED的寿命增加，可以实现高分辨的显示，也更容易满足大面积和高灰度级显示的需要。AMOLED显示阵列是由简单的薄膜晶体管(Thinfilmtransistor,TFT)及有机发光元件的像素构成，相比传统的薄膜晶体管液晶显示(TFT-LCD,Thinfilmtransistorliquidcrystallinedisplay)技术,AMOLED技术具有色彩饱和度高、对比度高、响应时间短和功耗低等优势。此外，AMOLED技术有利于实现柔性显示，能够覆盖更广的应用范围。集成栅极驱动(GOA,Gateonarray)技术已经被广泛地应用于TFT-LCD中。相比于传统的栅驱动芯片(GatedriverIC)驱动方式，GOA技术减少了工艺生产过程的绑定(bonding)工序，降低产品的生产成本，且有利于缩窄边框。同样的道理，GOA技术也可以应用于AMOLED显示中。但是，AMOLED所需要的驱动信号较为复杂，传统的GOA电路难以提供所要求的信号。这主要是因为，与TFT-LCD的显示原理不同，AMOLED是基于电流驱动模式的显示器件。在长时间的发光过程中，AMOLED显示器存在着阳极电压漂移以及发光效率下降的问题。同时，由于工艺和电压应力等因素，AMOLED的背板像素电路存在着迁移率、阈值电压等参数不均匀或者漂移的问题。针对这些问题，像素电路必须采用复杂的结构和时序来进行补偿改善，进而保证AMOLED显示器的稳定性和均匀性。但为了使应用AMOLED技术的显示器具有窄边框，每个集成栅极驱动单元需要产生多个扫描信号。现有技术中的集成栅极驱动单元在产生多种复杂信号时存在自举节点的自举能力不足或者漏电的问题，尤其在阈值电压偏负时，低电平维持节点的漏电问题较严重。
技术实现思路
本申请提供一种驱动电路单元、驱动电路和显示装置，解决现有技术中存在的技术问题。根据第一方面，一种实施例中提供一种驱动电路单元，包括：输入模块(21)、驱动上拉模块(22)、自举节点下拉模块(23)、输出下拉模块(24)和低电平维持模块(25)；还包括：第一信号输入端，用于接收第一时钟信号(CLK1)；第二信号输入端，用于接收第二时钟信号(CLK2)；第三信号输入端，用于接收第三时钟信号(CLK3)；第四信号输入端，用于接收第四时钟信号(CLK4)；第五信号输入端,用于接收第一复杂时钟信号(CLKW)；输入信号输入端(CIN)，用于接收前级级联控制信号；第一电位输入端，用于第一低电位(VSS)的输入；第二电位输入端，用于第二低电位(VSSL)的输入；第三电位输入端，用于第一高电位(VH)的输入端；第一信号输出端(GA)，用于输出第一扫描脉冲驱动信号；第二信号输出端(GB)，用于输出第二扫描脉冲驱动信号；第三信号输出端(COUT),用于输出本级级联控制信号；所述输入模块(21)连接在第四信号输入端或者第三电位输入端、输入信号输入端(CIN)、所述自举节点下拉模块(23)和所述驱动上拉模块(22)之间；所述输入模块(21)用于对所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点进行预充电,以开启所述驱动上拉模块(22)；所述驱动上拉模块(22)连接在第一信号输入端、第二信号输入端、第五信号输入端、所述输入模块(21)、第一信号输出端(GA)、第二信号输出端(GB)和第三信号输出端(COUT)之间；所述驱动上拉模块(22)用于当所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点为高电位时，将第一信号输入端、第二信号输入端和第五信号输入端的电位分别传递至第二信号输出端(GB)、第三信号输出端(COUT)和第一信号输出端(GA)；所述低电平维持模块(25)连接在第三电位输入端、第三信号输入端、第二电位输入端、所述输出下拉模块(24)和所述输入模块(21)之间；所述低电平维持模块(25)用于维持所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点的电位不低于第二电位输入端的第二低电位(VSSL)，以开启或关闭所述输出下拉模块(24)；所述自举节点下拉模块(23)连接在第三信号输入端、第二电位输入端和所述输入模块(21)之间；所述自举节点下拉模块(23)用于将所述自举节点下拉模块(23)与所述输入模块(21)之间的连接节点的电位降至第二低电位(VSSL)；所述输出下拉模块(24)连接在第一电位输入端、第二电位输入端、第一信号输出端(GA)、第二信号输出端(GB)、第三信号输出端(COUT)、低电平维持节点(QB)和所述输入模块(21)之间；所述输出下拉模块(24)用于将第一信号输出端(GA)和第二信号输出端(GB)的电位下拉至第一电位输入端的电位；所述输出下拉模块(24)还用于将所述输出下拉模块(24)与所述输入模块(21)之间的连接节点的电位和第三信号输出端(COUT)的电位降至第二电位输入端的第二低电位(VSSL)。根据第二方面，一种实施例中提供一种驱动电路，包括第一时钟线(CLK1)、第二时钟线(CLK2)、第三时钟线(CLK3)、第四时钟线(CLK4)、第五时钟线(CLKW1)、第六时钟线(CLKW2)和第一低电位线(VSS)、第二低电位线(VSSL)、第一高电位线(VH)、输入信号输入线(CIN)、级联信号输出线(COUT)；所述驱动电路还包括N+1级级联的第一方面所述的驱动电路单元，其中N为正整数；所述第一时钟线(CLK1)、第二时钟线(CLK2)、第三时钟线(CLK3)和第四时钟线(CLK4)为所述驱动电路单元传输时钟信号；第一级的驱动电路单元的所述输入信号输入端(CIN)用于耦合启动信号(STV)；第二级驱动电路单元的所述输入信号输入端(CIN)及最后一级的驱动电路单元的所述输入信号输入端(CIN)耦合上一级驱动电路单元的所述级联信号输出端(COUT)；所述第五时钟线(CLKW1)耦合奇数级驱动电路单元的所述第五信号输入端；所述第六时钟线(CLKW2)耦合偶数级驱动电路单元的所述第五信号输入端；所述第一低电位线(VSS)、第二低电位线(VSSL)和第一高电位线(VH)为所述驱动电路单元输入电压信号。根据第三方面，一种实施例中提供一种显示器，包括：面板，所述面板包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线，还包括：第二方面所述的驱动电路，为所述栅极扫描线提供栅极驱动本文档来自技高网...

【技术保护点】
1.一种驱动电路单元，其特征在于，包括输入模块(21)、驱动上拉模块(22)、自举节点下拉模块(23)、输出下拉模块(24)和低电平维持模块(25)；还包括：第一信号输入端，用于接收第一时钟信号(CLK1)；第二信号输入端，用于接收第二时钟信号(CLK2)；第三信号输入端，用于接收第三时钟信号(CLK3)；第四信号输入端，用于接收第四时钟信号(CLK4)；第五信号输入端,用于接收第一复杂时钟信号(CLKW)；输入信号输入端(CIN)，用于接收前级级联控制信号；第一电位输入端，用于第一低电位(VSS)的输入；第二电位输入端，用于第二低电位(VSSL)的输入；第三电位输入端，用于第一高电位(VH)的输入端；第一信号输出端(GA)，用于输出第一扫描脉冲驱动信号；第二信号输出端(GB)，用于输出第二扫描脉冲驱动信号；第三信号输出端(COUT),用于输出本级级联控制信号；所述输入模块(21)连接在第四信号输入端或者第三电位输入端、输入信号输入端(CIN)、所述自举节点下拉模块(23)和所述驱动上拉模块(22)之间；所述输入模块(21)用于对所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点进行预充电,以开启所述驱动上拉模块(22)；所述驱动上拉模块(22)连接在第一信号输入端、第二信号输入端、第五信号输入端、所述输入模块(21)、第一信号输出端(GA)、第二信号输出端(GB)和第三信号输出端(COUT)之间；所述驱动上拉模块(22)用于当所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点为高电位时，将第一信号输入端、第二信号输入端和第五信号输入端的电位分别传递至第二信号输出端(GB)、第三信号输出端(COUT)和第一信号输出端(GA)；所述低电平维持模块(25)连接在第三电位输入端、第三信号输入端、第二电位输入端、所述输出下拉模块(24)和所述输入模块(21)之间；所述低电平维持模块(25)用于维持所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点的电位不低于第二电位输入端的第二低电位(VSSL)，以开启或关闭所述输出下拉模块(24)；所述自举节点下拉模块(23)连接在第三信号输入端、第二电位输入端和所述输入模块(21)之间；所述自举节点下拉模块(23)用于将所述自举节点下拉模块(23)与所述输入模块(21)之间的连接节点的电位降至第二低电位(VSSL)；所述输出下拉模块(24)连接在第一电位输入端、第二电位输入端、第一信号输出端(GA)、第二信号输出端(GB)、第三信号输出端(COUT)、所述低电平维持模块(25)和所述输入模块(21)之间；所述输出下拉模块(24)用于将第一信号输出端(GA)和第二信号输出端(GB)的电位下拉至第一电位输入端的电位；所述输出下拉模块(24)还用于将所述输出下拉模块(24)与所述输入模块(21)之间的连接节点的电位和第三信号输出端(COUT)的电位降至第二电位输入端的第二低电位(VSSL)。...

【技术特征摘要】
1.一种驱动电路单元，其特征在于，包括输入模块(21)、驱动上拉模块(22)、自举节点下拉模块(23)、输出下拉模块(24)和低电平维持模块(25)；还包括：第一信号输入端，用于接收第一时钟信号(CLK1)；第二信号输入端，用于接收第二时钟信号(CLK2)；第三信号输入端，用于接收第三时钟信号(CLK3)；第四信号输入端，用于接收第四时钟信号(CLK4)；第五信号输入端,用于接收第一复杂时钟信号(CLKW)；输入信号输入端(CIN)，用于接收前级级联控制信号；第一电位输入端，用于第一低电位(VSS)的输入；第二电位输入端，用于第二低电位(VSSL)的输入；第三电位输入端，用于第一高电位(VH)的输入端；第一信号输出端(GA)，用于输出第一扫描脉冲驱动信号；第二信号输出端(GB)，用于输出第二扫描脉冲驱动信号；第三信号输出端(COUT),用于输出本级级联控制信号；所述输入模块(21)连接在第四信号输入端或者第三电位输入端、输入信号输入端(CIN)、所述自举节点下拉模块(23)和所述驱动上拉模块(22)之间；所述输入模块(21)用于对所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点进行预充电,以开启所述驱动上拉模块(22)；所述驱动上拉模块(22)连接在第一信号输入端、第二信号输入端、第五信号输入端、所述输入模块(21)、第一信号输出端(GA)、第二信号输出端(GB)和第三信号输出端(COUT)之间；所述驱动上拉模块(22)用于当所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点为高电位时，将第一信号输入端、第二信号输入端和第五信号输入端的电位分别传递至第二信号输出端(GB)、第三信号输出端(COUT)和第一信号输出端(GA)；所述低电平维持模块(25)连接在第三电位输入端、第三信号输入端、第二电位输入端、所述输出下拉模块(24)和所述输入模块(21)之间；所述低电平维持模块(25)用于维持所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点的电位不低于第二电位输入端的第二低电位(VSSL)，以开启或关闭所述输出下拉模块(24)；所述自举节点下拉模块(23)连接在第三信号输入端、第二电位输入端和所述输入模块(21)之间；所述自举节点下拉模块(23)用于将所述自举节点下拉模块(23)与所述输入模块(21)之间的连接节点的电位降至第二低电位(VSSL)；所述输出下拉模块(24)连接在第一电位输入端、第二电位输入端、第一信号输出端(GA)、第二信号输出端(GB)、第三信号输出端(COUT)、所述低电平维持模块(25)和所述输入模块(21)之间；所述输出下拉模块(24)用于将第一信号输出端(GA)和第二信号输出端(GB)的电位下拉至第一电位输入端的电位；所述输出下拉模块(24)还用于将所述输出下拉模块(24)与所述输入模块(21)之间的连接节点的电位和第三信号输出端(COUT)的电位降至第二电位输入端的第二低电位(VSSL)。2.如权利要求1所述驱动电路单元，其特征在于，所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点不少于1个。3.如权利要求1所述驱动电路单元，其特征在于，所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点包括第一自举节点(QL)和第二自举节点(QR)；所述输入模块(21)包括第一晶体管(T101)和第二晶体管(T102)；所述第一晶体管(T101)和所述第二晶体管(T102)的控制极与所述输入信号输入端(CIN)连接；所述第一晶体管(T101)和所述第二晶体管(T102)的第一极与所述第四信号输入端或第三电位输入端连接；所述第一晶体管(T101)的第二极与所述第一自举节点(QL)连接；所述第二晶体管(T102)的第二极与所述第二自举节点(QR)连接；或，所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点包括第一自举节点(QL)和第二自举节点(QR)；所述输入模块(21)包括第一晶体管(T101)、第二晶体管(T102)、第三晶体管(T103)和第五晶体管(T105)；所述第一晶体管(T101)和所述第二晶体管(T102)、所述第三晶体管(T103)的控制极与所述输入信号输入端(CIN)连接；所述第一晶体管(T101)的第一极与所述第四信号输入端或第三电位输入端连接；所述第一晶体管(T101)的第二极与所述第二晶体管(T102)的第一极、所述第三晶体管(T103)的第一极和所述第五晶体管(T105)的第一极连接；所述第二晶体管(T102)的第二极与所述第一自举节点(QL)连接；所述第三晶体管(T103)的第二极和所述第五晶体管(T105)的控制极连接，并与第二自举节点(QR)连接；所述第五晶体管(T105)的第二极与第一信号输出端(GA)、第二信号输出端(GB)或第三信号输出端(COUT)连接；或，所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点包括第一自举节点(QL)、第二自举节点(QR)和第三自举节点(QC)；所述输入模块(21)包括第一晶体管(T101)、第二晶体管(T102)和第三晶体管(T103)；所述第一晶体管(T101)、所述第二晶体管(T102)和所述第三晶体管(T103)的控制极与所述输入信号输入端(CIN)连接；所述第一晶体管(T101)、所述第二晶体管(T102)和所述第三晶体管(T103)的第一极与所述第四信号输入端或第三电位输入端连接；所述第一晶体管(T101)的第二极与所述第一自举节点(QL)连接；所述第二晶体管(T102)的第二极与所述第二自举节点(QR)连接；所述第三晶体管(T103)的第二极与所述第三自举节点(QC)连接；或，所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点包括第一自举节点(QL)、第二自举节点(QR)和第三自举节点(QC)；所述输入模块(21)包括第一晶体管(T101)、第二晶体管(T102)、第三晶体管(T103)、第四晶体管(T104)和第五晶体管(T105)；所述第一晶体管(T101)和第二晶体管(T102)、第三晶体管(T103)、第五晶体管(T105)的控制极与所述输入信号输入端(CIN)连接；所述第一晶体管(T101)的第一极与所述第四信号输入端或第三电位输入端连接；所述第一晶体管(T101)的第二极与所述第二晶体管(T102)的第一极、所述第三晶体管(T103)的第一极、所述第五晶体管(T105)的第一极和所述第四晶体管(T104)的第一极连接；所述第二晶体管(T102)的第二极与所述第一自举节点(QL)连接；所述第五晶体管(T105)的第二极与所述第三自举节点(QC)连接；所述第三晶体管(T103)的第二极和所述第四晶体管(T104)的控制极连接，并与第二自举节点(QR)连接；所述第四晶体管(T104)的第二极与第一信号输出端(GA)、第二信号输出端(GB)或第三信号输出端(COUT)连接。4.如权利要求3所述驱动电路单元，其特征在于，所述驱动上拉模块(22)包括第六晶体管(T201)、第七晶体管(T202)、第八晶体管(T203)、第一电容(C1)、第二电容(C2)和第三电容(C3)；所述第六晶体管(T201)的第一极与所述第五信号输入端连接；所述第六晶体管(T201)的第二极与所述第一信号输出端(GA)连接；所述第七晶体管(T202)的第一极与所述第二信号输入端连接；所述第七晶体管(T202)的第二极与第三信号输出端(COUT)连接；所述第八晶体管(T203)的第一极与所述第一信号输入端连接；所述第八晶体管(T203)的第二极与所述第二信号输出端(GB)连接；所述第一电容(C1)串联在所述第六晶体管(T201)的控制极与第二极之间；所述第二电容(C2)串联在所述第七晶体管(T202)的控制极与第二极之间；所述第三电容(C3)串联在所述第八晶体管(T203)的控制极与第二极之间；所述第八晶体管(T203)的控制极与所述第二自举节点(QR)连接；所述第六晶体管(T201)的控制极与所述第一自举节点(QL)连接；所述第七晶体管(T202)的控制极与所述第一自举节点(QL)、所述第二自举节点(QR)或所述第三自举节点(QC)连接。5.如权利要求3所述驱动电路单元，其特征在于，所述自举节点下拉模块(23)包括第九晶体管(T301)；所述第九晶体管(T301)的控制极与所述第三信号输入端连接；所述第九晶体管(T301)的第一极与所述第一自举节点(QL)、所述第二自举节点(QR)或所述第三自举节点(QC)连接；所述第九晶体管(T301)的第二极与所述第二电位输入端连接；或，所述自举节点下拉模块(23)包括第九晶体管(T301)和第十晶体管(T302)；所述第九晶体管(T301)的控制极与所述第三信号输入端连接；所述第九晶体管(T301)的第一极与所述第一自举节点(QL)、所述第二自举节点(QR)或所述第三自举节点(QC)连接；所述第十晶体管(T302)的控制极和第一极短接，并和所述第九晶体管(T301)的第二极连接；所述第十晶体管(T302)的第二极与所述第二电位输入端连接。6.如权利要求3所述驱动电路单元，其特征在于，所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点包括低电平维持节点(QB)；所述输出下拉模块(24)包括所述第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)和第十五晶体管(T405)；所述第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)和第十五晶体管(T405)的控制极与所述低电平维持节点(QB)连接；所述第十一晶体管(T401)、所述第十三晶体管(T403)和所述第十四晶体管(T404)的第二极与所述第二电位输入端连接；所述第十三晶体管(T403)和所述第十四晶体管(T404)的第二极与所述第一电位输入端连接；所述第十一晶体管(T401)的第一极与所述第一自举节点(QL)连接；所述第十二晶体管(T402)的第一极与所述第一信号输出端GA连接；所述第十三晶体管(T403)的第一极与所述第三信号输出端(COUT)连接；所述第十四晶体管(T404)的第一极与所述第二自举节点(QR)连接；所述第十五晶体管(T405)的第一极与所述第二信号输出端(GB)连接；或，所述输出下拉模块(24)包括第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)、第十五晶体管(T405)和第十六晶体管(T406)；所述第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)、第十五晶体管(T...

【专利技术属性】
技术研发人员：张盛东，黄杰，廖聪维，雷腾腾，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：广东,44