全并行双向递归流水线LDPC编码器及方法技术

本发明专利技术提供了一种全并行双向递归流水线LDPC编码器，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；第一存储器组的输出端与并行运算器的输入端连接；并行运算器的输出端与第二存储器组的输入端连接；第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；双向递归运算器的输出端与第三存储器组的输入端连接；本发明专利技术还提供一种全并行双向递归流水线LDPC编码方法。本发明专利技术的优点在于：可提升编码器的工作频率和吞吐量。

【技术实现步骤摘要】
全并行双向递归流水线LDPC编码器及方法
本专利技术涉及一种编码器，特别指一种全并行双向递归流水线LDPC编码器及方法。
技术介绍
LDPC编码技术是近年来信道编码领域的研究热点，目前已广泛应用于卫星通信、光纤通信、移动通信、数字广播通信等领域。如何在大规模集成电路以及FPGA上实现LDCP编译码器的高速运行，一直是LDPC码应用研究的一个焦点。在编码器的实现上，若直接采用信息序列与生成矩阵相乘的方法设计编码电路，编码所需的数据存储量以及计算量都将随着码长的增加而呈平方式的递增，相应的需要更大的存储器以及计算能力更高的处理器。针对此问题，传统的方法有以下两种：方法之一为采用RU编码算法，该算法具有通用性；方法之二为采用双对角结构(双向递归)的结构化编码，该编码方法可以大幅度地降低编码复杂度和所需的存储空间。但是这两种方法也存在有如下问题：方法之一存在需要耗费较大的存储和运算量的问题；方法之二存在不利于提升编码器的工作频率与吞吐量的问题。经检索，申请日为2009.09.07，申请号为200920104739.1的中国专利技术专利公开了一种高速部分并行LDPC信道编码器，该编码器采用了部分并行编码电路，并未对所有数据都进行并行编码，存在编码器的工作频率不能有效利用，导致资源浪费的问题。
技术实现思路
本专利技术要解决的技术问题之一，在于提供一种全并行双向递归流水线LDPC编码器，用来提升编码器的工作频率和吞吐量。本专利技术是这样实现的：一种全并行双向递归流水线LDPC编码器，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接。进一步地，所述控制器为RAM地址发生器，且通过所述RAM地址发生器来产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址。进一步地，所述第一存储器组、第二存储器组以及第三存储器组均包含有mb个RAM存储器；其中，mb＝m/z，m表示校验位个数，z表示校验矩阵子块的大小。进一步地，所述并行运算器上设有mb个y输入异或器以及(x+mb)个D触发器；所述校验位信息运算器上设有1个mb输入异或器；所述双向递归运算器上设有(mb-2)个二输入异或门、(mb+1)个寄存器以及1个三输入异或门；其中x为校验矩阵中，值不为0的校验矩阵块的个数；y为校验矩阵中，行中包含值不为0的校验矩阵块最多的个数。本专利技术要解决的技术问题之二，在于提供一种全并行双向递归流水线LDPC编码方法，用来提升编码器的工作频率和吞吐量。本专利技术是这样实现的：一种全并行双向递归流水线LDPC编码方法，所述方法包括如下步骤：步骤S10、控制器产生第一存储器组、第二存储器组以及第三存储器组的存储地址；步骤S20、输入原始数据，并存储至第一存储器组；步骤S30、并行运算器读取第一存储器组的原始数据进行bi的全并行计算，并将计算结果存储至第二存储器组；其中bi为中间变量、无实际意义，i为整数，且0≤i≤mb-1；步骤S40、校验位信息运算器读取第二存储器组的bi，进行P0的计算，并将计算结果存储至第三存储器组；步骤S50、双向递归运算器读取第二存储器组的bi以及校验位信息运算器的P0，进行P1至P(mb-1)的双向递归计算，并将计算结果存储至第三存储器组。进一步地，所述步骤S20具体为：输入原始数据，并存储至第一存储器组的mb个RAM存储器中，存储地址范围为0～z-1，每个RAM存储器均存储z比特的原始数据。进一步地，所述步骤S30具体为：并行运算器读取第一存储器组的原始数据，并将其存储至mb个D触发器中，每个D触发器存储z比特的原始数据；x个D触发器中存储校验矩阵中非-1的值；x个D触发器读取mb个D触发器中的原始数据，按照校验矩阵中的值进行循环位移重新排列，并将数据传输至mb个y输入异或器进行异或运算，最后将运算结果存储至所述第二RAM存储器组的mb个RAM存储器中。进一步地，所述步骤S40具体为：校验位信息运算器读取第二存储器组的bi，将bi输入至mb输入异或器进行异或运算，并将运算结果P0存储至第三存储器组的mb个RAM存储器中。进一步地，所述步骤S50具体为：双向递归运算器读取第二存储器组的bi以及校验位信息运算器的P0，并存入(mb+1)个寄存器中；对P0进行l个循环位移得到P0(l)，其中l是校验矩阵中第1列第mb行的元素；二输入异或门对P0(l)、bi进行双向递归的异或运算，并将计算结果P1至P(mb-1)存储至寄存器中；三输入异或门对P0(l)、ba、Pa进行异或运算，并将计算结果Pa+1更新至寄存器中，其中a为校验矩阵第mb列中，最后一个不为-1的元素所在的行数，1≤a+1≤mb-1；将寄存器中存储的P1至P(mb-1)的终值存储至第三存储器组的mb个RAM存储器中。本专利技术的优点在于：1、通过所述并行运算器实现行间并行计算、列间并行计算，与行间串行列间并行比使得编码器的吞吐量提升50％，缩短了(mb-1)个工作时钟周期。2、通过所述双向递归运算器，实现同时向上递归运算和向下递归运算，与单向递归比可节约一半的工作时钟周期，提升编码速度。附图说明下面参照附图结合实施例对本专利技术作进一步的说明。图1是本专利技术全并行双向递归流水线LDPC编码器的电路原理框图。具体实施方式请参照图1所示，本专利技术一种全并行双向递归流水线LDPC编码器的较佳实施例，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接；所述并行运算器用于bi的行间并行计算、列间并行计算；所述校验位信息运算器用于P0的计算；所述双向递归运算器用于P1至P(mb-1)的双向递归计算；其中bi为中间变量、无实际意义，i为整数，且0≤i≤mb-1；P0为第1位校验位信息，P1为第2位校验位信息，P(mb-1)为第mb位校验位信息。所述控制器为RAM地址发生器，且通过所述RAM地址发生器来产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址；所述第一存储器组、第二存储器组以及第三存储器组可通过该地址进行寻址。所述第一存储器组、第二存储器组以及第三存储器组均包含有mb个RAM存储器；其中，mb＝m/z，m表示校验位个数，z表示校验矩阵子块的大小；所述第一RAM存储器用于存储初始数据，所述第二RAM存储器用于存储bi，所述第三RAM存储器用于存储P，其中P为校验位信息。所述并行运算器上设有mb个y输入异或器以及(x+mb)本文档来自技高网...

【技术保护点】
1.一种全并行双向递归流水线LDPC编码器，其特征在于：包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接。

【技术特征摘要】
1.一种全并行双向递归流水线LDPC编码器，其特征在于：包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接。2.如权利要求1所述的全并行双向递归流水线LDPC编码器，其特征在于：所述控制器为RAM地址发生器，且通过所述RAM地址发生器来产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址。3.如权利要求1所述的全并行双向递归流水线LDPC编码器，其特征在于：所述第一存储器组、第二存储器组以及第三存储器组均包含有mb个RAM存储器；其中，mb＝m/z，m表示校验位个数，z表示校验矩阵子块的大小。4.如权利要求1所述的全并行双向递归流水线LDPC编码器，其特征在于：所述并行运算器上设有mb个y输入异或器以及(x+mb)个D触发器；所述校验位信息运算器上设有1个mb输入异或器；所述双向递归运算器上设有(mb-2)个二输入异或门、(mb+1)个寄存器以及1个三输入异或门；其中x为校验矩阵中，值不为0的校验矩阵块的个数；y为校验矩阵中，行中包含值不为0的校验矩阵块最多的个数。5.一种全并行双向递归流水线LDPC编码方法，其特征在于：所述方法需使用如权利要求1-4之一所述的编码器，所述方法包括如下步骤：步骤S10、控制器产生第一存储器组、第二存储器组以及第三存储器组的存储地址；步骤S20、输入原始数据，并存储至第一存储器组；步骤S30、并行运算器读取第一存储器组的原始数据进行bi的全并行计算，并将计算结果存储至第二存储器组；其中bi为中间变量、无实际意义，i为整数，且0≤i≤mb-1；步骤S40、校验位信息运算器读取...

【专利技术属性】
技术研发人员：周林，吴淼，贺玉成，江梓弘，李晓磊，张亚坤，
申请(专利权)人：华侨大学，
类型：发明
国别省市：福建,35