一种同步触发脉冲信号再生装置及其运行方法制造方法及图纸

本发明专利技术为一种同步触发脉冲信号再生装置及其运行方法，本装置包括基准时钟生成模块、时间间隔测量模块、输入延时调节模块、输出延时调节模块和FPGA模块。其运行方法为基准时钟生成模块跟踪、锁定输入时钟信号，生成系统时钟信号，时间间隔测量模块测量基准时钟信号与外部同步触发信号的时间差，计算延时控制量，FPGA模块根据延时控制量调节输入延时调节模块的延时值，本发明专利技术将同步触发脉冲信号再生，输出多路同步触发脉冲信号，其重复频率、脉宽、延时独立可调，确保每次上电后输出的同步触发脉冲信号与输入脉冲信号间的相位差小于200ps，提高延时调节分辨率，减小输出与输入同步触发脉冲信号之间的时间抖动。

A synchronous trigger pulse signal regeneration device and its operation method

The invention relates to a synchronous trigger pulse signal regeneration device and its operation method. The device comprises a reference clock generation module, a time interval measurement module, an input delay adjustment module, an output delay adjustment module and an FPGA module. The operation method is that the reference clock generating module tracks and locks the input clock signal, generates the system clock signal, the time interval measuring module measures the time difference between the reference clock signal and the external synchronous trigger signal, calculates the delay control quantity, and the FPGA module adjusts the delay value of the input delay adjustment module according to the delay control quantity. The invention regenerates the synchronous trigger pulse signal and outputs the multi-channel synchronous trigger pulse signal. Its repetition frequency, pulse width and delay can be adjusted independently to ensure that the phase difference between the output synchronous trigger pulse signal and the input pulse signal is less than 200 PS after each power-on, thus improving the resolution of time-delay adjustment and reducing the output and input synchronous trigger pulse. Time jitter between impulse signals.

【技术实现步骤摘要】
一种同步触发脉冲信号再生装置及其运行方法
本专利技术涉及同步触发脉冲技术，具体为一种同步触发脉冲信号再生装置及其运行方法。
技术介绍
在高速摄影系统、高速数据采集、医疗设备及能源等需要精密时序控制的系统中，同步系统都是维持其正常运行至关重要的环节。有的甚至要求同步系统必须具备低触发抖动(小于500ps)，脉宽、延时量调节范围广，而且延时量调节必须具备皮秒级的分辨率。同步触发脉冲信号再生装置作为同步系统的组成部件，其性能优劣直接影响这些大型系统的运行效率和运行精度。目前通常使用计数器法实现的触发脉冲信号再生。但是即使采用100MHz的高端计数器，其分辨率最高只能达到10ns。而且由于输入触发脉冲信号与时钟信号难以对齐，输出的触发脉冲信号与输入触发脉冲信号之间会存在一个δt(0<δt<10ns)时间抖动。故现有的触发脉冲信号再生装置无法满足高精密时序控制系统运行效率和精度的要求，急需一种新的技术方案来有效地提高触发脉冲信号的分辨率，减小时间抖动。
技术实现思路
本专利技术的目的是提供一种同步触发脉冲信号再生装置，其包括基准时钟生成模块、时间间隔测量模块、输入延时调节模块、输出延时调节模块和FPGA模块。本专利技术的另一目的是提供一种同步触发脉冲信号再生装置的运行方法，基准时钟生成模块跟踪、锁定外部输入时钟信号，并生成系统时钟信号，时间间隔测量模块测量基准时钟信号上升沿与外部同步触发信号的上升沿的时间差并计算延时控制量，FPGA模块根据延时控制量调节输入延时调节模块的延时值，减少装置输出信号的时间抖动，输出延时调节模块提高装置输出信号的分辨率。本专利技术将输入的具有某种固定频率和一定脉宽的同步触发脉冲信号进行信号再生，输出多路同步触发脉冲信号，各路同步触发脉冲信号的重复频率f、脉宽p、延时d独立可调，且消除上电时系统时钟与外部触发信号间相位差的随机性，确保每次上电后输出的同步触发脉冲信号跟输入的外部触发脉冲信号间的相位差小于200ps，提高延时调节分辨率，减小输出同步触发脉冲信号与输入同步触发脉冲信号之间的时间抖动。本专利技术提供的一种同步触发脉冲信号再生装置，包括基准时钟生成模块和FPGA模块，还有时间间隔测量模块、输入延时调节模块和输出延时调节模块。外部时钟信号输入至基准时钟生成模块，基准时钟生成模块的输出连接至输入延时调节模块，输入延时调节模块的输出连接至FPGA通用IO脚，输入的同步触发信号连接至FPGA模块通用IO脚，时间间隔测量模块也与FPGA的通用IO脚相连接；另外FPGA模块的同步串行接口(SPI接口)分别连接至时间间隔测量模块、输入延时调节模块和输出延时调节模块，以实现对这些模块的控制。FPGA模块输出的多路同步触发脉冲信号经输出延时调节模块的调节后为本装置输出的多路同步触发脉冲信号。所述的外部时钟信号是2kHz～710MHz的时钟频率信号。所述的基准时钟生成模块跟踪、锁定外部输入的时钟信号并生成系统时钟信号，其系统时钟信号输入所连接的输入延时调节模块；所述的输入延时调节模块的延时调节分辨率为皮秒级，调节系统时钟信号得到基准时钟信号输入所述的FPGA模块；所述的时间间隔测量模块的时间间隔测量为纳秒级，测量精度高于100皮秒；所述的输出延时调节模块的延时调节分辨率为百皮秒级；所述的FPGA模块的工作频率等于或高于100MHz，所含逻辑单元等于或多于150000个，并含时钟计数器、集成式PCI总线(PCIExpress)模块、存储器和集成存储控制器。所述时钟计数器为32位、100MHz高速时钟计数器。所述输出延时调节模块之后还接有电容隔离电路，以提高输出的同步触发脉冲信号的可靠性、抗磁干扰能力和瞬态抗干扰能力,多路同步触发信号经过电容隔离电路后输出。本专利技术一种同步触发脉冲信号再生装置的运行方法的具体步骤如下：步骤Ⅰ、初始化同步触发脉冲信号再生装置使用前对FPGA模块的参数变量进行定义得初始值，并保存在FPGA模块的内部存储器上。所述参数变量包括输出的各路同步触发信号的重复频率f、脉宽p和延时d，同步触发信号上升沿与系统时钟信号上升沿之间的延时差值D0以及输入延时调节模块延时值T0。所述延时d为输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的延时。本装置在首次使用的上电初始化时，FPGA模块从内部存储器读取输出的各路同步触发信号的重复频率f、脉宽p和延时d的初始值，同步触发信号上升沿与系统时钟信号上升沿之间的延时差值D0以及输入延时调节模块延时值T0，FPGA模块加载这些参数变量值。初次定义的FPGA模块参数变量值为重复频率f＝0.1Hz～10MHz，脉宽p＝10延时同步触发信号上升沿与系统时钟信号上升沿之间的延时差D0＝0ns～10ns；输入延时调节模块延时值T0＝3.2ns～11.6ns。如果在本装置运行过程中修改了某一路或多路同步触发信号的某个或多个参数变量的值，FPGA模块用修改后的参数值替换存储器内最近一次保存的该路对应参数值，并将其保存于FPGA内部存储器；未修改过的其它参数变量保持存储器最近一次保存的值。本装置在后续使用的上电初始化时，FPGA模块将调用存储器中当前保存的参数变量值。步骤Ⅱ、更新输入延时调节模块延时值T0外部的时钟信号输入基准时钟生成模块,基准时钟生成模块跟踪、锁定外部输入时钟信号，并生成2kHz～945MHz的系统时钟信号,该系统时钟信号经过输入延时调节模块调节后,输入FPGA模块作为基准时钟信号。与此同时外部的同步触发脉冲信号也输入FPGA模块。所述FPGA模块将外部同步触发脉冲信号与基准时钟信号一起输入时间间隔测量模块，该时间间隔测量模块对外部同步触发脉冲信号上升沿与基准时钟信号上升沿的时间差△D0进行100～200次测量，取多次时间间隔测量值的算术平均值为D1，延时控制量△D＝|D1-D0|-200；当ΔD≤0时，输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的抖动在理想状态下，FPGA模块的存储器内的延时值T0保持不变；FPGA模块将当前的T0送入输入延时调节模块，作为其延时值；进入步骤Ⅲ；当△D>0时，计算当前延时值T，以T更新FPGA模块的存储器内的延时值T0，具体计算如下：如果D1<D0,则T＝T0+△t；如果D1>D0，则T＝T0-△t；其中△t的计算方法如下：令Δtt＝ΔD％10式中“％”表示“％”前的变量除“％”后的数值所得余数，如果Δtt≥5，则△t＝((△D/10)+1)×10；如果Δtt＜5，则△t＝(△D/10)×10；式中“/”表示“/”前的变量除“/”后的数值所得结果取整数。时间间隔测量模块所得的△D0送入FPGA模块，FPGA模块根据时间间隔测量模块所测得的△D0计算输入延时调节模块需要调节的延时量△t，计算当前延时值T，以T更新存储器内的延时值T0，即T0＝T，FPGA模块将当前的T0送入输入延时调节模块，作为其延时值。步骤Ⅲ、调节输出的多路触发脉冲信号的参数FPGA模块根据存储器中当前保存的重复频率f、脉宽p和延时d的参数值输出多路同步触发脉冲信号至输出延时调节模块，经输出延时调节模块调节后的输出的多路同步触发脉冲信号为本再生装置的输出。当所用装置还接有电容隔本文档来自技高网...

【技术保护点】
1.一种同步触发脉冲信号再生装置，包括基准时钟生成模块和FPGA模块，其特征在于：还包括时间间隔测量模块、输入延时调节模块和输出延时调节模块；外部时钟信号输入至基准时钟生成模块，基准时钟生成模块的输出连接至输入延时调节模块，输入延时调节模块的输出连接至FPGA通用IO脚，输入的同步触发信号连接至FPGA模块通用IO脚，时间间隔测量模块也与FPGA的通用IO脚相连接；另外FPGA模块的同步串行接口分别连接至时间间隔测量模块、输入延时调节模块和输出延时调节模块；FPGA模块输出的多路同步触发脉冲信号经输出延时调节模块的调节后为本装置输出的多路同步触发脉冲信号；所述的外部时钟信号是2kHz～710MHz的时钟频率信号；所述的基准时钟生成模块跟踪、锁定外部输入的时钟信号并生成系统时钟信号，其系统时钟信号输入所连接的输入延时调节模块；所述的输入延时调节模块的延时调节分辨率为皮秒级，调节系统时钟信号得到基准时钟信号输入所述的FPGA模块；所述的时间间隔测量模块的时间间隔测量为纳秒级，测量精度高于100皮秒；所述的输出延时调节模块的延时调节分辨率为百皮秒级。

【技术特征摘要】
1.一种同步触发脉冲信号再生装置，包括基准时钟生成模块和FPGA模块，其特征在于：还包括时间间隔测量模块、输入延时调节模块和输出延时调节模块；外部时钟信号输入至基准时钟生成模块，基准时钟生成模块的输出连接至输入延时调节模块，输入延时调节模块的输出连接至FPGA通用IO脚，输入的同步触发信号连接至FPGA模块通用IO脚，时间间隔测量模块也与FPGA的通用IO脚相连接；另外FPGA模块的同步串行接口分别连接至时间间隔测量模块、输入延时调节模块和输出延时调节模块；FPGA模块输出的多路同步触发脉冲信号经输出延时调节模块的调节后为本装置输出的多路同步触发脉冲信号；所述的外部时钟信号是2kHz～710MHz的时钟频率信号；所述的基准时钟生成模块跟踪、锁定外部输入的时钟信号并生成系统时钟信号，其系统时钟信号输入所连接的输入延时调节模块；所述的输入延时调节模块的延时调节分辨率为皮秒级，调节系统时钟信号得到基准时钟信号输入所述的FPGA模块；所述的时间间隔测量模块的时间间隔测量为纳秒级，测量精度高于100皮秒；所述的输出延时调节模块的延时调节分辨率为百皮秒级。2.根据权利要求1所述的同步触发脉冲信号再生装置，其特征在于：所述的FPGA模块的工作频率等于或高于100MHz，所含逻辑单元等于或多于150000个，并含时钟计数器、集成式PCI总线模块、存储器和集成存储控制器；所述时钟计数器为32位、100MHz高速时钟计数器。3.根据权利要求1所述的同步触发脉冲信号再生装置，其特征在于：所述输出延时调节模块之后还接有电容隔离电路，多路同步触发信号经过电容隔离电路后输出。4.根据权利要求1或2所述的同步触发脉冲信号再生装置的运行方法，其特征在于具体步骤如下：步骤Ⅰ、初始化同步触发脉冲信号再生装置使用前对FPGA模块的参数变量进行定义得初始值，并保存在FPGA模块的内部存储器上；所述参数变量包括输出的各路同步触发信号的重复频率f、脉宽p和延时d，同步触发信号上升沿与系统时钟信号上升沿之间的延时差值D0以及输入延时调节模块延时值T0；所述延时d为输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的延时；本装置在首次使用的上电初始化时，FPGA模块从内部存储器读取输出的各路同步触发信号的重复频率f、脉宽p和延时d的初始值，同步触发信号上升沿与系统时钟信号上升沿之间的延时差值D0以及输入延时调节模块延时值T0，FPGA模块加载这些参数变量值；如果在本装置运行过程中修改了某一路或多路同步触发信号的某个或多个参数变量的值，FPGA模块用修改后的参数值替换存储器内最近一次保存的该路对应参数值，并将其保存于FPGA内部存储器；未修改过的其它参数变量保持存储器最近一次保存的值；本装置在后续使用的上电初始化时，FPGA模块将调用存储器中当前保存的参数变量值；步骤Ⅱ、更新输入延时调节模块延时值T0外部的时钟信号输入基准时钟生成模块,基准时钟生成模块跟踪、锁定外部输入时钟信号，并生成2kHz～945MHz的系统时钟信号,该系统时钟信号经过输入延时调节模块调节后,输入FPGA模块作为基准时钟信号；与此同时外部的同步触发脉冲信号也输入FPGA模块；所述FPGA模块将外部同步触发脉冲信号与基准时钟信号一起输入时间间隔测量模块，该时间间隔测量模块对外部同步触发脉冲信号上升沿与基准时钟信号上升沿的时间差△D0进行100～200次测量，取多次时间间隔测量值的算术平均值为D1，延时控制量△D＝|D1-D0|-200；当ΔD≤0...

【专利技术属性】
技术研发人员：王航，陈峰，许党朋，赵灏，吕宏伟，眭明，韦佳天，谢征，田小程，张新立，杨小亮，
申请(专利权)人：中国电子科技集团公司第三十四研究所，
类型：发明
国别省市：广西,45