一种板卡、芯片加载配置信息的方法及FPGA技术

本发明专利技术实施例提供了一种板卡、芯片加载配置信息的方法及FPGA，用以解决现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。方法包括：FPGA接收主处理器发送的包括第一信息的第一信号，该第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号；FPGA生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号。

【技术实现步骤摘要】
一种板卡、芯片加载配置信息的方法及FPGA
本专利技术涉及通信领域，尤其涉及一种板卡、芯片加载配置信息的方法及FPGA。
技术介绍
板卡包括主处理器、集成芯片、现场可编程门阵列(FieldProgrammableGateArray，FPGA)。以射频板卡为例，一块射频板卡可能包括多片模数(AnalogtoDigital，AD)集成芯片，FPGA可以模拟交换接口的通信协议，主处理器通过FPGA与射频板卡上的每片AD集成芯片一一相连，从而实现主处理器对射频板卡上的每片AD集成芯片的独立控制。现有的板卡启动的技术方案中，板卡的启动时间包括主处理器启动的时间、FPGA加载的时间、集成芯片加载的时间等。以射频板卡为例，射频板卡启动的时间包括主处理器启动的时间、FPGA加载的时间、AD集成芯片加载的时间等。加载AD集成芯片的过程包括配置寄存器、设置时钟、加载软件版本(Binary，bin)文件等。由于射频板卡上的每片芯片都具有不同功能，因此每片AD集成芯片的软件控制配置都不相同，射频板卡初始化的过程中主处理器需要对每片AD集成芯片进行独立加载，导致了射频板卡初始化的过程中加载AD集成芯片的时间过长，进而造成了射频板卡启动的时间过长。综上，现有的板卡初始化的技术方案中存在板卡启动的时间过长的问题。
技术实现思路
本专利技术实施例提供了一种板卡、芯片加载配置信息的方法及FPGA，用以解决现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。本专利技术实施例是通过以下技术方案实现的：第一方面，本专利技术实施例提供了一种板卡，该板卡包括主处理器、现场可编程门阵列FPGA、并行接口以及至少一片芯片；其中，主处理器，用于向FPGA发送包括第一信息的第一信号，该第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号；FPGA，用于接收主处理器发送的包括第一信息的第一信号；生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号；并行接口，用于在FPGA的控制下并行向至少一片芯片中的每片芯片发送包括第一信息的第二信号；至少一片芯片中的每片芯片，用于接收FPGA通过并行接口并行发送的包括第一信息的第二信号；加载第一信息。在一种可能的设计中，第一信号还包括第二信息，该第二信息包括至少一片芯片中每片芯片各自需要加载的不相同的配置信息，第一信号还用于指示FPGA生成用于指示至少一片芯片中的每片芯片串行加载第二信息的第三信号；FPGA还用于：接收包括第二信息的第一信号之后，生成包括第二信息的第三信号，并通过串行接口串行向至少一片芯片中的每片芯片发送第三信号，第三信号用于指示至少一片芯片中的每片芯片串行加载第二信息；板卡还包括：串行接口，用于在FPGA的控制下串行向至少一片芯片中的每片芯片发送包括第二信息的第三信号；至少一片芯片中的每片芯片还用于：接收FPGA通过串行接口串行发送的包括第二信息的第三信号；加载第二信息。在一种可能的设计中，当至少一片芯片均为模数集成芯片时，第二信息包括至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。在一种可能的设计中，当至少一片芯片均为模数集成芯片时，第一信息包括至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。第二方面，本专利技术实施例提供了一种芯片加载配置信息的方法，该方法应用于板卡，该板卡包括主处理器、现场可编程门阵列FPGA、并行接口以及至少一片芯片，该方法包括：FPGA接收主处理器发送的包括第一信息的第一信号，第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号；FPGA生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号。在一种可能的设计中，第一信号还包括第二信息，第二信息包括至少一片芯片中每片芯片各自需要加载的不相同的配置信息，第一信号还用于指示FPGA生成用于指示至少一片芯片中的每片芯片串行加载第二信息的第三信号；FPGA接收主处理器发送的第一信号之后，还包括：根据第一信号包括的第二信息生成包括第二信息的第三信号，并通过串行接口串行向至少一片芯片中的每片芯片发送第三信号。在一种可能的设计中，当至少一片芯片中的每片芯片均为模数集成芯片时，第二信息包括至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。在一种可能的设计中，当至少一片芯片中的每片芯片均为模数集成芯片时，第一信息包括至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。第三方面，本专利技术实施例提供了一种FPGA，板卡包括主处理器、FPGA、并行接口以及至少一片芯片，包括：收发单元，用于接收主处理器发送的包括第一信息的第一信号，第一信息为至少一片芯片中每片芯片都需要加载的配置信息第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号；处理单元，用于跟据收发单元接收的第一信号生成包括第一信息的第二信号，并控制收发单元通过并行接口并行向至少一片芯片中的每片芯片发送第二信号。在一种可能的设计中，第一信号还包括第二信息，第二信息包括至少一片芯片中每片芯片各自需要加载的不相同的配置信息，第一信号还用于指示FPGA生成用于指示至少一片芯片中的每片芯片串行加载第二信息的第三信号；处理单元还用于：在收发单元接收主处理器发送的第一信号之后，根据第一信号包括的第二信息生成包括第二信息的第三信号，并控制收发单元通过串行接口串行向至少一片芯片中的每片芯片发送第三信号。在一种可能的设计中，当至少一片芯片中的每片芯片均为模数集成芯片时，第二信息包括至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。在一种可能的设计中，当至少一片芯片中的每片芯片均为模数集成芯片时，第一信息包括至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。本专利技术实施例提出的技术方案中，主处理器向FPGA发送包括第一信息的第一信号，该第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，FPGA接收主处理器发送的包括第一信息的第一信号，生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号，至少一片芯片中的每片芯片在接收FPGA通过并行接口并行发送的第二信号之后加载第一信息，实现了通过并行接口在FPGA的控制下并行向至少一片芯片中的每片芯片发送第二信号，使得至少一片芯片中的每片芯片能够并行加载第一信息，缩短了板卡上每片芯片加载配置信息的时间，进而缩短了板卡启动的时间，解决了现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。附图说明图1为本专利技术实施例提供的一种板卡的结构示意图；图2为本专利技术实施例提供的一种芯片加载配置信息的方法的流程示意图；图3为本专利技术实施例提供的一种FPGA的结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术本文档来自技高网...

【技术保护点】
1.一种板卡，其特征在于，所述板卡包括主处理器、现场可编程门阵列FPGA、并行接口以及至少一片芯片；其中，所述主处理器，用于向所述FPGA发送包括第一信息的第一信号，所述第一信息包括所述至少一片芯片中每片芯片需要加载的相同的配置信息，所述第一信号用于指示所述FPGA生成用于指示所述至少一片芯片中的每片芯片并行加载所述第一信息的第二信号；所述FPGA，用于接收所述主处理器发送的包括所述第一信息的所述第一信号；生成包括所述第一信息的所述第二信号，并通过所述并行接口并行向所述至少一片芯片中的每片芯片发送所述第二信号；所述并行接口，用于在所述FPGA的控制下并行向所述至少一片芯片中的每片芯片发送包括所述第一信息的所述第二信号；所述至少一片芯片中的每片芯片，用于接收所述FPGA通过所述并行接口并行发送的包括所述第一信息的所述第二信号；加载所述第一信息。

【技术特征摘要】
1.一种板卡，其特征在于，所述板卡包括主处理器、现场可编程门阵列FPGA、并行接口以及至少一片芯片；其中，所述主处理器，用于向所述FPGA发送包括第一信息的第一信号，所述第一信息包括所述至少一片芯片中每片芯片需要加载的相同的配置信息，所述第一信号用于指示所述FPGA生成用于指示所述至少一片芯片中的每片芯片并行加载所述第一信息的第二信号；所述FPGA，用于接收所述主处理器发送的包括所述第一信息的所述第一信号；生成包括所述第一信息的所述第二信号，并通过所述并行接口并行向所述至少一片芯片中的每片芯片发送所述第二信号；所述并行接口，用于在所述FPGA的控制下并行向所述至少一片芯片中的每片芯片发送包括所述第一信息的所述第二信号；所述至少一片芯片中的每片芯片，用于接收所述FPGA通过所述并行接口并行发送的包括所述第一信息的所述第二信号；加载所述第一信息。2.如权利要求1所述的板卡，其特征在于，所述第一信号还包括第二信息，所述第二信息包括所述至少一片芯片中每片芯片各自需要加载的不相同的配置信息，所述第一信号还用于指示所述FPGA生成用于指示所述至少一片芯片中的每片芯片串行加载所述第二信息的第三信号；所述FPGA还用于：接收包括所述第二信息的所述第一信号之后，生成包括所述第二信息的所述第三信号，并通过串行接口串行向所述至少一片芯片中的每片芯片发送所述第三信号；所述板卡还包括：所述串行接口，用于在所述FPGA的控制下串行向所述至少一片芯片中的每片芯片发送包括所述第二信息的所述第三信号；所述至少一片芯片中的每片芯片还用于：接收所述FPGA通过所述串行接口串行发送的包括所述第二信息的所述第三信号；加载所述第二信息。3.如权利要求2所述的板卡，其特征在于，当所述至少一片芯片均为模数集成芯片时，所述第二信息包括所述至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。4.如权利要求1或2所述的板卡，其特征在于，当所述至少一片芯片均为模数集成芯片时，所述第一信息包括所述至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。5.一种芯片加载配置信息的方法，其特征在于，所述方法应用于板卡，所述板卡包括主处理器、现场可编程门阵列FPGA、并行接口以及至少一片芯片，所述方法包括：所述FPGA接收所述主处理器发送的包括第一信息的第一信号，所述第一信息包括所述至少一片芯片中每片芯片需要加载的相同的配置信息，所述第一信号用于指示所述FPGA生成用于指示所述至少一片芯片中的每片芯片并行加载所述第一信息的第二信号；所述FPGA生成包括所述第一信息的所述第二信号，并通过所述并行接口并行向所述至少一片芯片...

【专利技术属性】
技术研发人员：贾国栋，黄传义，笪禹，
申请(专利权)人：大唐移动通信设备有限公司，
类型：发明
国别省市：北京,11