一种防止芯片掉电后漏电电路制造技术

本实用新型专利技术公开了一种防止芯片掉电后漏电电路，其具有电源端、地、控制端和输出端，所述防漏电电路包括第一晶体管、第二晶体管、第三晶体管、第一二极管、控制电路，第一晶体管的漏极与电源端相连接，源极与输出端VOUT连接，栅极与控制端连接，第二晶体管的源极与输出端相连接，漏极与第一晶体管的栅极相连接，栅极与电源端相连接，衬底与输出端相连接，第三晶体管的漏极与第一晶体管的栅极相连接，源极与地连接，栅极与控制电路相连接，衬底与地连接，第一二级管的阳极与电源端连接，阴极与输出端连接；控制电路与第三晶体管的栅极相连接。本实用新型专利技术结构简单、无静态功耗、器件数量少、便于集成、面积开销小，能够有效的解决芯片在掉电后漏电问题。

A circuit for preventing leakage of chip after power failure

The utility model discloses an anti-leakage circuit for a chip after power failure, which has a power supply terminal, a ground terminal, a control terminal and an output terminal. The anti-leakage circuit comprises a first transistor, a second transistor, a third transistor, a first diode and a control circuit. The drain of the first transistor is connected with the power supply terminal and the source and the output VO. UT connection, gate and control terminal connection, second transistor source and output terminal connection, drain and first transistor gate connection, gate and power terminal connection, substrate and output terminal connection, third transistor drain and first transistor gate connection, source and ground connection, gate and control circuit phase The anode of the first diode is connected with the power supply terminal, the cathode is connected with the output terminal, and the control circuit is connected with the gate of the third transistor. The utility model has the advantages of simple structure, no static power consumption, fewer devices, easy integration, small area overhead, and can effectively solve the problem of chip leakage after power failure.

【技术实现步骤摘要】
一种防止芯片掉电后漏电电路
本技术涉及模拟集成电路
，尤其涉及一种防止芯片掉电后漏电电路。
技术介绍
随着社会的发展、科技进步，物连网的概念早已被提出，并在近些年取得了快速的发展。物连网意味着大量数据采集、连接、传输、控制、处理等；类似地还有智能电表控制网络、汽车控制网络等。在诸如此类人实际应用中，很多芯片同时连接在同一结点上，或者很多芯片连接在同一总线上，这就会产生一个问题，一些芯片在掉电后还存在漏电的情况。为了减小功耗应用中我们希望连接在同一总线上的不工作的芯片断电而不产生能耗，但由于一些芯片在工作总线上一直存在着电压且有一定的驱动能力，则会存在总线在掉电芯片中有漏电的情况，导致总线上电平降低、特别是总线到掉电芯片电源引脚的漏电可能引起芯片工作故障等问题。当一个供电芯片与掉电的芯片连接在一起时，就可能存在这种漏电的问题。在总线接口类芯片中这一问题体现得尤为突出，总线接口类芯片通信总线上可能需要连接几十甚至上百个结点，也就是也几下甚至上百颗芯片连接在总线上，如CAN总线、FlexRay总线、RS485总线等。
技术实现思路
为了解决上述技术问题，本技术的目的是提供一种防止芯片掉电后漏电的电路解决芯片掉电后的漏电问题。为达到上述目的，本技术提供一种防止芯片掉电后漏电电路，所述防漏电电路具有电源端、地、控制端和输出端，所述防漏电电路包括：第一晶体管，所述第一晶体管的漏极与所述电路的电源端VCC相连接，所述第一晶体管的源极与所述电路的输出端VOUT连接，所述第一晶体管的栅极与所述电路的控制端连接，所述控制端控制所述第一晶体管的导通与截止，所述第一晶体管的衬底与所述电路的输出端VOUT相连接；第二晶体管，所述第二晶体管的源极与所述电路的输出端VOUT相连接，所述第二晶体管的漏极与第一晶体管的栅极相连接，所述第二晶体管的栅极与电源端VCC相连接，所述第二晶体管的衬底与所述电路的输出端VOUT相连接；第三晶体管，所述第三晶体管的漏极与所述第一晶体管的栅极相连接，所述第三晶体管的源极与地连接，所述第三晶体管的栅极与控制电路相连接，所述第三晶体管的衬底与地连接；第一二极管，所述第一二级管的阳极与所述电路的电源端VCC连接，所述第一二极管的阴极与所述电路的输出端VOUT连接；控制电路，所述控制电路与第三晶体管的栅极相连接，在没有掉电正常工作时，控制电路输出控制信号能使第三晶体管导通，当掉电后，控制电路输出控制信号能使第三晶体管关闭。进一步地，所述控制电路由第四晶体管和第一电阻组成，所述第四晶体管的栅极、源极、衬底三个端口连接在一起，且与地端口连接；第一电阻的一端与第四晶体管的漏极及第三晶体管的栅极连接，第一电阻的另一端与电源端口VCC连接。进一步地，所述第一晶体管为PMOS管，所述第二晶体管这PMOS管，第三晶体管为NMOS管，所述第四晶体管为NMOS管。本技术的有益效果是：本技术针对芯片在断电后还存在漏电的问题提出了一种防止芯片掉电后漏电电路，通过合理的控制，并利用MOS器件的结构有效解决了漏电问题，本技术的电路设计简单，便于实施，并且能有效的防止芯片掉电后漏电，同时具有芯片开销面积下，便于集成的优点。附图说明图1是本技术的防止芯片掉电后漏电电路示意图。图2是本技术实施例提供的防止芯片掉电后漏电电路原理图。具体实施方式为了便于理解本技术，下文将结合说明书附图和较佳的实施例对本技术作更全面、细致地描述，但本技术的保护范围并不限于以下具体的实施例。如图1、图2所示，本实施例的一种防止芯片掉电后漏电电路，具有电源端VCC、地GND、控制端和输出端VOUT。所述防漏电电路包括：第一晶体管PMOS1，所述第一晶体管PMOS1的漏极与所述电路的电源端VCC相连接，所述第一晶体管的源极与所述电路的输出端VOUT连接，所述第一晶体管的栅极与所述电路的控制端连接，所述控制端控制所述第一晶体管的导通与截止，所述第一晶体管的衬底与所述电路的输出端VOUT相连接；第二晶体管PMOS2，所述第二晶体管PMOS2的源极与输出端VOUT相连接，所述第二晶体管的漏极与第一晶体管PMOS1的栅极相连接，所述第二晶体管的栅极与电源端VCC相连接，所述第二晶体管的衬底与所述电路的输出端VOUT相连接；第三晶体管NMOS1，所述第三晶体管NMOS1的漏极与所述第一晶体管PMOS1的栅极相连接，所述第三晶体管的源极与地GND连接，所述第三晶体管的栅极与控制电路相连接，所述第三晶体管的衬底与地GND连接；第一二极管D1，所述第一二级管D1的阳极与所述电路的电源端VCC连接，所述第一二极管的阴极与所述电路的输出端VOUT连接；控制电路，所述控制电路与第三晶体管NMOS1的栅极相连接，在没有掉电正常工作时，控制电路输出控制信号能使第三晶体管NMOS1导通，当掉电后，控制电路输出控制信号能使第三晶体管NMOS1关闭。进一步地，所述控制电路由第四晶体管NMOS2和第一电阻R1组成，所述第四晶体管NMOS2的栅极、源极、衬底三个端口连接在一起，且与地端口连接；第一电阻R1的一端与第四晶体管NMOS2的漏极及第三晶体管NMOS1的栅极连接，第一电阻R1的另一端与电源端口VCC连接。本技术实施例提供的芯片掉电后防漏电电路的工作原理为：当芯片正常工作时，电源端的高电平通过第一电阻R1传递到第三晶体管NMOS1的栅极，使NMOS1管导通，这时地电平从NMOS1的源极传递到NMOS1管漏极，也就是第一晶体管PMOS1的栅极，从而PMOS1开启，将电源VCC传递到输出VOUT，这样电源电压将无损耗传递到输出端VOUT；另外第二晶体管PMOS2栅极是高电平，PMOS2关断，衬底（n型衬底）与输出端VOUT连接不存在正向二极管，对输出端VOUT不产生影响。当芯片掉电时，电源端VCC的电压也就下降到0，这个0电平通过第一电阻R1传递到第三晶体管NMOS1的栅极，使NMOS1管关断；如果VOUT端口存在从其它供电芯片端口（或总线等）传递过来的高电平，此时第二晶体管PMOS的栅极为低电平，将使PMOS导通，将VOUT的高电平传递到第一晶体管PMOS1的栅极，从而使得第一晶体管PMOS1关断；另一方面PMOS1的衬底（n型衬底）与VOUT端口连接，此时PMOS1的衬底与源极形成一个反向PN结不存在漏电流；从而使得芯片在断电后能简单有效的防止漏电。在前述说明书与相关附图中存在的教导的帮助下，本技术所属领域的技术人员将会想到本技术的许多修改和其它实施方案。因此，要理解的是，本技术不限于公开的具体实施方案，修改和其它实施方案被认为包括在所附权利要求的范围内。尽管本文中使用了特定术语，它们仅以一般和描述性意义使用，而不用于限制。本文档来自技高网...

【技术保护点】
1.一种防止芯片掉电后漏电电路，其特征在于，具有电源端、地、控制端和输出端，还包括：第一晶体管，所述第一晶体管的漏极与所述电路的电源端VCC相连接，所述第一晶体管的源极与所述电路的输出端VOUT连接，所述第一晶体管的栅极与所述电路的控制端连接，所述控制端控制所述第一晶体管的导通与截止，所述第一晶体管的衬底与所述电路的输出端VOUT相连接；第二晶体管，所述第二晶体管的源极与所述电路的输出端VOUT相连接，所述第二晶体管的漏极与第一晶体管的栅极相连接，所述第二晶体管的栅极与电源端VCC相连接，所述第二晶体管的衬底与所述电路的输出端VOUT相连接；第三晶体管，所述第三晶体管的漏极与所述第一晶体管的栅极相连接，所述第三晶体管的源极与地连接，所述第三晶体管的栅极与控制电路相连接，所述第三晶体管的衬底与地连接；第一二极管，所述第一二极管的阳极与电源端VCC连接，所述第一二极管的阴极与所述电路的输出端VOUT连接；控制电路，所述控制电路与第三晶体管的栅极相连接，在没有掉电正常工作时，控制电路输出控制信号能使第三晶体管导通，当掉电后，控制电路输出控制信号能使第三晶体管关闭。

【技术特征摘要】
1.一种防止芯片掉电后漏电电路，其特征在于，具有电源端、地、控制端和输出端，还包括：第一晶体管，所述第一晶体管的漏极与所述电路的电源端VCC相连接，所述第一晶体管的源极与所述电路的输出端VOUT连接，所述第一晶体管的栅极与所述电路的控制端连接，所述控制端控制所述第一晶体管的导通与截止，所述第一晶体管的衬底与所述电路的输出端VOUT相连接；第二晶体管，所述第二晶体管的源极与所述电路的输出端VOUT相连接，所述第二晶体管的漏极与第一晶体管的栅极相连接，所述第二晶体管的栅极与电源端VCC相连接，所述第二晶体管的衬底与所述电路的输出端VOUT相连接；第三晶体管，所述第三晶体管的漏极与所述第一晶体管的栅极相连接，所述第三晶体管的源极与地连接，所述第三晶体管的栅极与控制电路相连接，所述第三晶体管的衬底与地连接；第一二极管，所述第一二极管...

【专利技术属性】
技术研发人员：谢亮，周晓亚，张文杰，金湘亮，
申请(专利权)人：湘潭芯力特电子科技有限公司，
类型：新型
国别省市：湖南,43