一种上电检测电路、芯片及穿戴设备制造技术

本申请实施例公开了一种上电检测电路、芯片及穿戴设备，复位数字逻辑电路的信号复位单元，完成数字逻辑电路复位后，输出一高电平脉冲信号给相连接的电平锁存控制电路，电平锁存控制电路接收并锁存高电平脉冲信号，输出复位完成信号；电源关断电路分别连接电平锁存控制电路和信号复位单元，电源关断电路接收到复位完成信号后，向信号复位单元输出低电平脉冲信号，控制信号复位单元断电。电平锁存控制电路接收并锁存高电平脉冲信号，此时电平锁存控制电路获知复位完成，输出复位完成信号。电源关断电路检测到复位完成信号，向信号复位单元输出低电平信号，使得信号复位单元中所有功耗模块掉电停止工作，解决了上电检测电路完成复位后的功耗问题。

An electric circuit, chip, and wearer

The application embodiment discloses an electrical detection circuit, a chip and a wearable device, and a reset unit of a digital logic circuit. After a reset of a digital logic circuit, a high level pulse signal is output to a phase locked control circuit connected to the phase, and the level latch controls the circuit to receive and latch the high level pulse signal. The output reset signal is completed; the power switch circuit connects the level locking control circuit and the signal reset unit respectively. The power off circuit receives the reset signal and outputs the low level pulse signal to the signal reset unit, and control the signal reset unit to break off the power. The level latch control circuit receives and latches the high level pulse signal. At this time, the level latch control circuit is learned to reset, and the output reset completes the signal. The power turn off circuit detects the reset signal and outputs the low level signal to the signal reset unit, so that all the power modules in the signal reset unit will stop working and solve the power consumption problem after the reset circuit is completed.

【技术实现步骤摘要】
一种上电检测电路、芯片及穿戴设备
本申请涉及集成芯片设计
，尤其涉及一种上电检测电路、芯片及穿戴设备。
技术介绍
在集成电路芯片设计中，由于数字逻辑电路上电过程容易出现数字逻辑错误,通常需要在电源电压达到电路的工作电平前,利用复位信号对电路进行初始化，以保证数字逻辑的正确性，而产生复位信号的电路就是上电检测电路。传统的上电检测电路一般为基于RC延时的上电复位电路，复位完成后，数字逻辑电路进入正常的工作。但是由于延时电容C放电速度比较慢，延时电容C在掉电后，仍会存储有部分电荷，而且此时延时电容C还会一直处于放电状态。当进入下一次上电检测时，延时电容C可能会出现放电不完全情况，使得复位电平太窄甚至无法产生复位电平的问题，从而导致上电检测电路无法将数字逻辑电路的逻辑状态复位到电路的初始值置位，导致上电检测不准确。现有技术中为了解决上述问题，如图1所示，一般是在上电检测电路中增加一个模拟分压电路，通过模拟分压电路的分压信号来弥补延时电容C充电不完全或不能充电的问题。但是当复位完成后，模拟分压电路仍然工作，导致上电检测电路中的功耗电路一直处于工作状态，直接导致了上电检测电路功耗大的问题。
技术实现思路
本申请提供了一种上电检测电路、芯片及穿戴设备，以解决传统的上电检测电路完成数字逻辑电路的复位后无法切断自身功耗的问题。为了解决上述技术问题，本申请实施例公开了如下技术方案：第一方面，本申请实施例提供了一种上电检测电路，包括：信号复位单元，信号复位单元与数字逻辑电路电连接，信号复位单元用于将所述数字逻辑电路进行复位，信号复位单元完成数字逻辑电路复位后，输出一高电平脉冲信号；电平锁存控制电路，电平锁存控制电路电连接于所述信号复位单元与所述数字逻辑电路之间，电平锁存控制电路的输入端连接信号复位单元的输出端，电平锁存控制电路的输出端连接数字逻辑电路输入端，电平锁存控制电路接收并锁存高电平脉冲信号，输出复位完成信号；电源关断电路，电源关断电路的输入端连接电平锁存控制电路的输出端，电源关断电路的输出端连接信号复位单元，电源关断电路接收到复位完成信号后，向信号复位单元输出低电平脉冲信号，控制信号复位单元断电。上电检测电路中的信号复位单元完成对数字逻辑电路的复位后，会输出一个高电平脉冲信号给电平锁存控制电路，电平锁存控制电路接收并锁存高电平脉冲信号，此时电平锁存控制电路获知复位完成，输出复位完成信号。电源关断电路检测到复位完成信号之后，向信号复位单元输出低电平信号，低电平信号直接使得信号复位单元中的所有功耗模块掉电停止工作，从而解决了上电检测电路在完成复位后的功耗问题。第二方面，本申请实施例提供了一种芯片，包括：微处理器；用于存储微处理器处理可执行指令的存储器；上电检测电路，上电检测电路用于完成对微处理器内部逻辑数字电路的上电复位；复位完成后，上电检测电路中的信号复位单元输出一高电平脉冲信号，电平锁存控制电路接收并锁存高电平脉冲信号，输出复位完成信号；上电检测电路中的电源关断电路接收到电平锁存控制电路输出的复位完成信号后，向信号复位单元输出低电平信号，控制信号复位单元断电。上电检测电路中的复位单元断电后，使得上电检测电路在中的功耗模块停止工作，进而降低了芯片的功耗。第三方面，本申请实施例提供了一种穿戴设备，包括：设备外设；芯片，芯片设置在设备外设内；启动穿戴设备时，芯片的微处理器上电，芯片中的上电检测电路完成微处理器内部逻辑数字电路的上电复位，复位完成后，控制上电检测电路中的信号复位单元断电。信号复位单元电路断电后，上电检测电路所在的芯片处于低功耗状态，从而保证了穿戴设备的功耗是较低的，延长了穿戴设备的续航时间。附图说明为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为传统RC延时的上电复位电路的结构示意图；图2为本申请提供的一种上电检测电路的框架示意图；图3为本申请提供的信号复位单元的结构示意图；图4为本申请提供的上电检测电路上电过程时序示意图；图5为本申请提供的启动电路的输出电压时序示意图；图6为本申请提供的高电平关断电路的输出电压时序示意图；图7为本申请提供的放电电路输出电压时序示意图；图8为本申请提供的低电平检测电路输出电压时序示意图；图9为本申请提供的电平锁存控制电路输出复位完成信号时序示意图；图10为本申请提供的电平锁存控制电路的结构示意图；图11为本申请提供的电源关断电路输出电压时序示意图；图12为本申请提供的一种芯片的结构示意图；图13为本申请提供的一种穿戴设备的结构示意图。具体实施方式下面结合附图对本申请进行详细说明。如图2所示，为本申请提供的一种上电检测电路包括：信号复位单元、电平锁存控制电路和电源关断电路。信号复位单元与数字逻辑电路电连接，用于在数字逻辑电路上电工作前对数字逻辑电路进行复位，保证数字逻辑电路上电工作前，电路的数字逻辑处于正确状态。电平锁存控制电路电连接于信号复位单元与数字逻辑电路之间，电平锁存控制电路的输入端连接信号复位单元的输出端，电平锁存控制电路的输出端连接数字逻辑电路输入端。电源关断电路的输入端连接电平锁存控制电路的输出端，所述电源关断电路的输出端连接所述信号复位单元。如图3所示，信号复位单元具体包括：偏置电路、启动电路、高电平关断电路、充电电路、放电电路和低电平检测电路。外接电压同时为偏置电路和启动电路进行供电，启动电路的输出端连接高电平关断电路的输入端，高电平关断电路的输出端连接充电电路的充电端。放电电路的输出端连接低电平检测电路的输入端，低电平检测电路的输出端连接电平锁存控制电路的输入端。放电电路的第一输入端连接充电电路，放电电路的第二输入端连接偏置电路。其中，偏置电路、启动电路、高电平关断电路、充电电路、放电电路和低电平检测电路均与电源关断电路电连接。如图4所示，内部电源电压VB的上电时间从几个微秒到几十毫秒时间不等，在上电电压到达T1时刻的电压之前，数字逻辑电路必须处于复位状态，以确保电路处于确定状态(电源电压低于T1时刻的电压时，电路无法正常工作)。但是在通常情况下，复位信号需要保持到T2时间，才会被释放。一方面是因为数字电路复位过程本身需要操作时间，另外复位信号从上电检测电路输出到全芯片会有比较大的延时。在本申请中，T1到T2的延迟时间由放电电路来确定，并且可以编程控制以根据不同的应用需求产生不同的延迟时间。本申请中外部电源电压和内部电源电压VB可以为同一电源电压，此时，本申请直接检测外接电源电压的上电过程。另一种情况为VB为内部电源电压(如LDO/DCDC输出)，外部电源电压为内部电源进行供电，此时内部电源VB会滞后于外部电源电压，因为在外部电源电压稳定后DCDC/LDO电路产生的内部电源电压VB本身也需要一定时间后才能稳定，此时，本申请中的上电检测电路检测内部电源电压VB的上电过程。外接电压持续给启动电路进行供电，如图5所示，在T1时刻，电源电压值达到上电检测电路内部各模块的工作电压阈值，即在T1时刻，启动电路输出一模拟电平信号Vra，电平信号Vra指示上电检测电路的电源电压已经达到上电检测电路各模块的正常工作范围本文档来自技高网...

【技术保护点】
1.一种上电检测电路，其特征在于，包括：信号复位单元，所述信号复位单元与数字逻辑电路电连接，所述信号复位单元用于将所述数字逻辑电路进行复位，所述信号复位单元完成数字逻辑电路复位后，输出一高电平脉冲信号；电平锁存控制电路，所述电平锁存控制电路电连接于所述信号复位单元与所述数字逻辑电路之间，所述电平锁存控制电路的输入端连接所述信号复位单元的输出端，所述电平锁存控制电路的输出端连接数字逻辑电路输入端，所述电平锁存控制电路接收并锁存所述高电平脉冲信号，输出复位完成信号；电源关断电路，所述电源关断电路的输入端连接所述电平锁存控制电路的输出端，所述电源关断电路的输出端连接所述信号复位单元，所述电源关断电路接收到所述复位完成信号后，向所述信号复位单元输出低电平脉冲信号，控制所述信号复位单元断电。

【技术特征摘要】
1.一种上电检测电路，其特征在于，包括：信号复位单元，所述信号复位单元与数字逻辑电路电连接，所述信号复位单元用于将所述数字逻辑电路进行复位，所述信号复位单元完成数字逻辑电路复位后，输出一高电平脉冲信号；电平锁存控制电路，所述电平锁存控制电路电连接于所述信号复位单元与所述数字逻辑电路之间，所述电平锁存控制电路的输入端连接所述信号复位单元的输出端，所述电平锁存控制电路的输出端连接数字逻辑电路输入端，所述电平锁存控制电路接收并锁存所述高电平脉冲信号，输出复位完成信号；电源关断电路，所述电源关断电路的输入端连接所述电平锁存控制电路的输出端，所述电源关断电路的输出端连接所述信号复位单元，所述电源关断电路接收到所述复位完成信号后，向所述信号复位单元输出低电平脉冲信号，控制所述信号复位单元断电。2.根据权利要求1所述的上电检测电路，其特征在于，所述信号复位单元包括：放电电路和低电平检测电路，所述放电电路的输出端连接所述低电平检测电路的输入端，所述低电平检测电路的输出端连接所述电平锁存控制电路的输入端，所述放电电路和所述低电平检测电路分别与所述电源关断电路电连接；所述放电电路放电过程中向所述低电平检测电路传输放电电平；若所述放电电平低于所述低电平检测电路的触发电平，所述低电平检测电路关闭并输出所述高电平脉冲信号。3.根据权利要求2所述的上电检测电路，其特征在于，所述放电电路的第一输入端连接一充电电路，所述充电路用于向所述放电电路进行充电；所述放电电路的第二输入端连接一偏置电路，所述偏置电路用于当所述放电电路被触发放电时，向所述放电电路输出一偏置电流；所述充电电路与所述电源关断电路电连接。4.根据权利要求3所述的上...

【专利技术属性】
技术研发人员：沙伊德，韩志强，
申请(专利权)人：上海顺久电子科技有限公司，
类型：发明
国别省市：上海,31