半导体系统及其控制方法技术方案

本发明专利技术提供一种半导体系统及其控制方法。本发明专利技术提供一种包括异构存储器模块的半导体系统。所述半导体系统包括经由系统总线连接到异构存储器模块的CPU。异构存储器模块包括：易失性存储器模块；非易失性存储器模块；内部总线，与系统总线分离，并连接易失性存储器模块和非易失性存储器模块；交换管理器，被配置为使用内部总线而不使用系统总线来控制在易失性存储器模块和非易失性存储器模块之间传递目标数据的交换操作的执行。

Semiconductor system and its control method

The invention provides a semiconductor system and a control method thereof. The invention provides a semiconductor system including a heterogeneous memory module. The semiconductor system includes a CPU connected to the heterogeneous memory module via the system bus. Isomeric memory modules include volatile memory modules; nonvolatile memory modules; internal bus, separation from system bus, and connection of volatile memory modules and non-volatile memory modules; switching managers are configured to use an internal bus instead of a system bus to control the volatile memory modules The execution of the transfer operation between the block and the non-volatile memory module.

【技术实现步骤摘要】
半导体系统及其控制方法本申请要求于2016年12月30日提交的第10-2016-0183311号韩国专利申请的优先权，所述韩国专利申请的主题通过引用包含于此。
本专利技术构思整体涉及半导体系统。更具体地讲，本专利技术构思涉及包括异构存储器模块的半导体系统，其中，异构存储器模块能够在不占用异构存储器模块的外部的资源(例如，系统总线和处理组件)的情况下，在内部布置的存储器资源之间传递数据。
技术介绍
异构存储器模块包括两个或更多个不同类型的存储器模块。例如，异构存储器模块可包括与用于将数据存储在易失性存储器单元中的存储器对应的动态随机存取存储器(DRAM)，以及与用于将数据存储在非易失性存储器单元中的存储器对应的基于NAND闪存的存储装置(NFSD)。存在在DRAM和NFSD之间执行数据交换(dataswap)操作的需要。例如，如果在DRAM中发生页错误，则需要执行用于将存储在NFSD中的数据传递到DRAM的换入操作。如果DRAM的存储器溢出，则需要执行用于将数据从DRAM传递到NFSD来确保更多存储空间的换出操作。因此，存在对在包括异构存储器模块的半导体系统中有效执行数据交换操作的方法的需求。
技术实现思路
一方面，本专利技术构思提供一种包括经由系统总线连接到异构存储器模块的中央处理器(CPU)的半导体系统。异构存储器模块包括：易失性存储器模块；非易失性存储器模块；内部总线，与系统总线分离，并连接易失性存储器模块和非易失性存储器模块；交换管理器，被配置为使用内部总线而不使用系统总线来控制在易失性存储器模块和非易失性存储器模块之间传递目标数据的交换操作的执行。另一方面，本专利技术构思提供一种半导体系统，包括：中央处理器(CPU)，经由系统总线连接到异构存储器模块。异构存储器模块包括：易失性存储器模块；页表，描述存储在易失性存储器模块中的数据；非易失性存储器模块；内部总线，与系统总线分离，并连接易失性存储器模块和非易失性存储器模块；存储器控制器。存储器控制器包括：目标选择器，根据从页表得到的存取模式来选择存储在易失性存储器模块和非易失性存储器模块中的一个中的目标数据；算法模块，提供算法；交换管理器，被配置为响应于算法使用内部总线而不使用系统总线来控制在易失性存储器模块和非易失性存储器模块之间传递通过目标选择器选择的目标数据的交换操作的执行。另一方面，本专利技术构思提供一种控制包括经由系统总线连接到异构存储器模块的中央处理器(CPU)的半导体系统的操作的方法。异构存储器模块包括易失性存储器模块、非易失性存储器模块、与系统总线分离并连接易失性存储器模块和非易失性存储器模块的内部总线以及交换管理器。所述方法包括：响应于经由外部总线从CPU接收的异构存储器模块中的指令，配置交换管理器来使用内部总线而不使用系统总线来控制在易失性存储器模块和非易失性存储器模块之间传递目标数据的交换操作的执行。附图说明通过参考附图详细描述本公开的示例实施例，本公开的上述和其他方面、特征将会更加清楚，其中，在附图中：图1是示出根据本公开的实施例的半导体系统的框图；图2是解释构成图1的半导体系统的半导体装置的框图；图3是示出图2的半导体装置的操作的实施例的示图；图4A是示出图2的半导体装置的操作的另一实施例的示图；图4B是示出图2的半导体装置的操作的另一实施例的示图；图5是示出根据本公开的另一实施例的半导体系统的框图；图6是解释构成图5的半导体系统的半导体装置的框图；图7是示出图6的半导体装置的操作的实施例的示图；图8A是示出图6的半导体装置的操作的另一实施例的示图；图8B是示出图6的半导体装置的操作的另一实施例的示图；图9是示出图6的半导体装置的操作的另一实施例的示图；图10是示出图6的半导体装置的操作的另一实施例的示图。具体实施方式图1是示出根据本专利技术构思的实施例的半导体系统1的框图。半导体系统1包括内核10、中央处理器(CPU)50、直接存储器存取(DMA)模块60和异构存储器模块100。CPU50、DMA模块60和异构存储器模块100经由系统总线90电互连。这里，半导体系统1可用于电子装置或计算平台，诸如个人计算机、膝上型计算机、平板计算机、智能电话等。在图1中，内核10可包括实现操作系统(诸如驱动兼容性半导体系统的操作系统)的硬件和/或软件(以下，单独地或共同地称为“硬件/软件”)资源。在这方面，内核10可包括处理与由包含半导体系统1的装置的用户请求的存储器读取和/或写入(以下称为，读取/写入)操作相关联的命令、指令和/或数据的一个或多个硬件/软件资源，或者驱动异构存储器模块100的应用。DMA模块60可用于控制一个或多个(半导体系统1外部的)外围装置和CPU50之间的数据的传递。在特定实施例中，异构存储器模块100包括一个或多个第一类型存储器模块、一个或多个第二类型存储器模块以及交换管理器132。第一类型存储器模块是这样的存储器模块：数据主要存储在易失性存储器(诸如动态随机存取存储器(DRAM)或类似的易失性存储器资源)中，当施加的电源中断时，存储的数据可丢失。以下，第一类型存储器模块(例如，图1中的DRAM110)将被称为“易失性存储器模块”，而不管易失性存储器单元的具体类型和/或配置如何。第二类型存储器模块是这样的存储器模块：数据主要存储在非易失性存储器(诸如闪存或类似的非易失性存储器资源)中，当施加的电源中断时，存储的数据被保持。以下，第二类型存储器模块(例如，图1中的基于NAND闪存的存储装置(NFSD)120和122)将被称为“非易失性存储器模块”，而不管非易失性存储器单元的具体类型和/或配置如何。图1的示出的示例中，NFSD交换存储器120(以下，可称为“NFSD交换120”或“第一非易失性存储区域120”)和NFSD存储器122(以下，可称为“NFSD122”或“第二非易失性存储区域122”)提供单独的和不同的(第一和第二)非易失性存储区域。这里，第一非易失性存储区域120包括用于暂时存储(例如，在交换数据操作期间)由交换管理器132提供(或者在交换管理器132的控制下提供)的“交换数据”的交换数据区域。相反地，第二非易失性存储区域122用于存储不同于交换数据的数据。交换管理器132经由内部总线(或IO总线)190连接到易失性存储器模块(例如，DRAM110)以及非易失性存储器模块(例如，NFSD122和NFSD交换120)，使得数据可在易失性和非易失性存储器模块之间被直接交换。在这方面，内部总线可被理解为在操作环境下与系统总线90“分离”。也就是说，虽然系统总线90和内部总线190可共同地用于整体或部分地传递异构存储器模块100和外部资源(例如，CPU50和/或DMA模块60)之间的数据，但是内部总线190还可用于单独地传递异构存储器模块100的内部组件之间的数据而不加载(或使用)系统总线90。另外关于上述内容，术语“直接”表示数据的交换或传输全在异构存储器模块100内部，而不使用外部提供的系统总线90或DMA模块60。在特定实施例中，交换管理器132可完全以异构存储器模块100内的硬件实现。参考图1中示出的示例性配置，交换管理器132可直接执行易失性存储器模块(例如，DRAM110)和非易失性存储器模块(例如，NFSD1本文档来自技高网...

【技术保护点】
1.一种半导体系统，包括：中央处理器CPU和异构存储器模块，其中，CPU经由系统总线连接到异构存储器模块，其中，异构存储器模块包括：易失性存储器模块；非易失性存储器模块；内部总线，与系统总线分离，并连接易失性存储器模块和非易失性存储器模块；交换管理器，被配置为使用内部总线而不使用系统总线来控制在易失性存储器模块和非易失性存储器模块之间传递目标数据的交换操作的执行。

【技术特征摘要】
2016.12.30 KR 10-2016-01833111.一种半导体系统，包括：中央处理器CPU和异构存储器模块，其中，CPU经由系统总线连接到异构存储器模块，其中，异构存储器模块包括：易失性存储器模块；非易失性存储器模块；内部总线，与系统总线分离，并连接易失性存储器模块和非易失性存储器模块；交换管理器，被配置为使用内部总线而不使用系统总线来控制在易失性存储器模块和非易失性存储器模块之间传递目标数据的交换操作的执行。2.根据权利要求1所述的半导体系统，其中，交换管理器被配置为响应于经由外部总线从CPU接收的指令来控制交换操作的执行，其中，所述指令响应于针对存储在易失性存储器模块中的数据的页错误的发生而产生。3.根据权利要求2所述的半导体系统，还包括：内核，在异构存储器模块外部，并被配置为响应于所述页错误的发生来产生交换操作命令并将交换操作命令提供给交换管理器。4.根据权利要求1所述的半导体系统，其中，交换管理器还被配置为：监视存储在易失性存储器模块中的数据并且产生对应的监视结果，使得交换管理器自动响应于监视结果来控制交换操作的执行。5.根据权利要求4所述的半导体系统，还包括：内核，在异构存储器模块外部，其中，交换管理器自动响应于监视结果来控制交换操作的执行而不考虑内核的控制状态如何。6.根据权利要求5所述的半导体系统，其中，异构存储器模块还包括描述存储在易失性存储器中的数据的页表。7.根据权利要求1所述的半导体系统，其中，交换操作是将数据从非易失性存储器模块传递到易失性存储器模块的换入操作。8.根据权利要求4所述的半导体系统，其中，交换操作是将数据从易失性存储器模块传递到非易失性存储器模块的换出操作。9.根据权利要求1所述的半导体系统，还包括：直接存储器存取DMA模块，经由外部总线连接到异构存储器模块，其中，交换管理器，被配置为在不使用DMA模块的情况下控制在易失性存储器模块和非易失性存储器模块之间传递目标数据的交换操作的执行。10.一种半导体系统，包括：中央处理器CPU和异构存储器模块，其中CPU经由系统总线连接到异构存储器模块，其中，异构存储器模块包括：易失性存储器模块；页映射，描述存储在易失性存储器模块中的数据；非易失性存储器模块；内部总线，与系统总线分离并连接易失性存储器模块和非易失性存储器模块；存储器控制器，其中，存储器控制器包括：目标选择器，根据从页表得到的存取模式来选择存储在易失性存储器模块和非易失性存储器模块中的一个中的目标数据；算法模块，提供算法；交换管理器，被配置为响应于算法使用内部总线而不使用...

【专利技术属性】
技术研发人员：李正浩，尹晟老，郑义英，金镇佑，赵永进，金明真，金世俊，金正彬，崔赫埈，
申请(专利权)人：三星电子株式会社，首尔大学校产学协力团，延世大学校产学协力团，
类型：发明
国别省市：韩国,KR