一种实现监控CPU与开关机控制的电路制造技术

本实用新型专利技术公开了一种实现监控CPU与开关机控制的电路，其特征在于，包括电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、R10和R11，电容C1、C2、C3、C4和C5，三极管Q1、Q2和Q3，电源端，接地端，第一输入端GPIO1，第二输入端GPIO2，输出端power_cycle，计时器芯片；该计时器芯片包括U1单元和U2单元；该U1单元的第六端口通过电阻R1连接电源端，其第四端口通过电阻R2连接电源端，其第二端口通过电容C1连接接地端，其第一端口通过电阻R4连接第六端口。本实用新型专利技术利用NA556DR双计时器配合设计，比较好的实现了监控CPU工作以及开关机，并可通过调整电阻电容值来自由改变监控时间，设计灵活，通用性强，性能可靠。

【技术实现步骤摘要】
一种实现监控CPU与开关机控制的电路
本技术涉及监控电路领域，具体地讲，是涉及一种实现监控CPU与开关机控制的电路。
技术介绍
中央处理器（CPU，CentralProcessingUnit）是一块超大规模的集成电路，是一台计算机的运算核心（Core）和控制核心（ControlUnit）。它的功能主要是解释计算机指令以及处理计算机软件中的数据。CPU如果出现异常，则整个计算机系统不能正常工作，如何监控CPU的状态成为重要的技术问题；并且，如何实现远程通过CPU控制开关机，也是亟需解决的技术问题。
技术实现思路
为克服现有技术中的上述问题，本技术提供设计巧妙、结构简单的一种实现监控CPU与开关机控制的电路。为了实现上述目的，本技术采用的技术方案如下：一种实现监控CPU与开关机控制的电路，包括电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、R10和R11，电容C1、C2、C3、C4和C5，三极管Q1、Q2和Q3，电源端，接地端，第一输入端GPIO1，第二输入端GPIO2，输出端power_cycle，计时器芯片；该计时器芯片包括U1单元和U2单元；该U1单元的第六端口通过电阻R1连接电源端，其第四端口通过电阻R2连接电源端，其第二端口通过电容C1连接接地端，其第一端口通过电阻R4连接第六端口，其第一端口还通过电阻R4连接三极管Q1的漏极；三极管Q1的源极连接接地端，其栅极通过电阻R5连接接地端，其栅极还连接第一输入端GPIO1；该U1单元的第十四端口连接电源端，其第七端口连接接地端，其第三端口通过电容C3连接接地端，其第五端口通过电阻R3连接电源端，其第五端口还连接三极管Q2的漏极；该三极管Q2的源极连接接地端，其栅极通过电阻R6连接接地端，其栅极还连接第二输入端GPIO2；该U2单元的第八端口连接三极管Q2的漏极，其第十端口通过电阻R7连接电源端，其第十端口还通过电容C4连接接地端，其第十二端口和第十三端口均通过电阻R8连接电源端，并且，其第十二端口和第十三端口均通过电容C2连接接地端，其第十一端口通过电容C5连接接地端，其第九端口通过电阻R9连接电源端，其第九端口还通过电阻R10连接三极管Q3的基极；三极管Q3的发射极连接接地端，其集电极通过电阻R11连接电源端，其集电极还连接输出端power_cycle。具体地，该计时器芯片为NA556DR。具体地，所述电源端为+12伏电压源。作为优选，所述三极管Q1和Q2均为N沟道增强型MOSFET，所述三极管Q3为NPN管。作为优选，所述电容C1和C2均为电解电容或陶瓷电容，所述电容C3和C4均为瓷片电容。作为优先，该电阻R1阻值为10M欧姆、电阻R2阻值为10K欧姆、电阻R3阻值为10K欧姆、电阻R4阻值为10K欧姆、电阻R5阻值为100K欧姆、电阻R6阻值为100K欧姆、电阻R7阻值为10K欧姆、电阻R8阻值为1M欧姆、电阻R9阻值为10K欧姆、电阻R10阻值为10K欧姆、电阻R11阻值为47K欧姆；该电容C1为4.7uF，电容C2为4.7uF，电容C3为0.01uF，电容C4为0.1uF，电容C5为0.01uF。与现有技术相比，本技术具有以下有益效果：本技术利用NA556DR双计时器配合设计，比较好的实现了监控CPU工作以及开关机，并可通过调整电阻电容值来自由改变监控时间，设计灵活，通用性强，性能可靠。附图说明图1为本技术的连接示意图。具体实施方式下面结合附图和实施例对本技术作进一步说明，本技术的实施方式包括但不限于下列实施例。实施例如图1所示，一种实现监控CPU与开关机控制的电路，包括电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、R10和R11，电容C1、C2、C3、C4和C5，三极管Q1、Q2和Q3，电源端，接地端，第一输入端GPIO1，第二输入端GPIO2，输出端power_cycle，计时器芯片NA556DR；该计时器芯片NA556DR包括U1单元和U2单元；该U1单元的第六端口通过电阻R1连接电源端，其第四端口通过电阻R2连接电源端，其第二端口通过电容C1连接接地端，其第一端口通过电阻R4连接第六端口，其第一端口还通过电阻R4连接三极管Q1的漏极；三极管Q1的源极连接接地端，其栅极通过电阻R5连接接地端，其栅极还连接第一输入端GPIO1；该U1单元的第十四端口连接电源端，其第七端口连接接地端，其第三端口通过电容C3连接接地端，其第五端口通过电阻R3连接电源端，其第五端口还连接三极管Q2的漏极；该三极管Q2的源极连接接地端，其栅极通过电阻R6连接接地端，其栅极还连接第二输入端GPIO2；该U2单元的第八端口连接三极管Q2的漏极，其第十端口通过电阻R7连接电源端，其第十端口还通过电容C4连接接地端，其第十二端口和第十三端口均通过电阻R8连接电源端，并且，其第十二端口和第十三端口均通过电容C2连接接地端，其第十一端口通过电容C5连接接地端，其第九端口通过电阻R9连接电源端，其第九端口还通过电阻R10连接三极管Q3的基极；三极管Q3的发射极连接接地端，其集电极通过电阻R11连接电源端，其集电极还连接输出端power_cycle。具体地，所述电源端为+12伏电压源。作为优选，所述三极管Q1和Q2均为N沟道增强型MOSFET，所述三极管Q3为NPN管。作为优选，所述电容C1和C2均为电解电容或陶瓷电容，所述电容C3和C4均为瓷片电容。作为优选，该电阻R1阻值为10M欧姆、电阻R2阻值为10K欧姆、电阻R3阻值为10K欧姆、电阻R4阻值为10K欧姆、电阻R5阻值为100K欧姆、电阻R6阻值为100K欧姆、电阻R7阻值为10K欧姆、电阻R8阻值为1M欧姆、电阻R9阻值为10K欧姆、电阻R10阻值为10K欧姆、电阻R11阻值为47K欧姆；该电容C1为4.7uF，电容C2为4.7uF，电容C3为0.01uF，电容C4为0.1uF，电容C5为0.01uF。NA556DR为双定时器，本电路利用NA556DR的第一个定时器，作为看门狗检测CPU是否工作正常，在CPU正常工作状态中，CPU的GPIO1在定时器1设定的时间T1=1.1*R1*C1=51.7S内给出一个高电平1，使Q1导通，给出定时清零信号，使Q3维持截止状态，输出端power_cycle使能电源维持高电平，板子正常工作。如果没有在T1=1.1*R1*C1=51.7S的时间内CPU的GPIO1没有给出高电平，就会使第五端口状态翻转输出低电平0，使得Q3导通，输出端power_cycle为低电平，整机电源关闭。在T1时间周期过后，状态再翻转，打开电源。使机器自动硬重启，表示CPU工作不正常。第二个定时器上，利用CPU的GPIO2控制，输出高电平1时，使Q2导通，在设定的T2=1.1*R8*C2=5.17S的时间内，使Q3导通，输出端power_cycle为低电平，整机无电源，实现了关机功能。此设计应用在网络产品中，还可以通过软件，远程控制CPU的GPIO2输出高电平，实现关机功能。上述实施例仅为本技术的优选实施例，并非对本技术保护范围的限制，但凡采用本技术的设计原理，以及在此基础上进行非创造性劳动而作出的变化，均应属于本技术的保护本文档来自技高网...

【技术保护点】
一种实现监控CPU与开关机控制的电路，其特征在于，包括电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、R10和R11，电容C1、C2、C3、C4和C5，三极管Q1、Q2和Q3，电源端，接地端，第一输入端GPIO1，第二输入端GPIO2，输出端power_cycle，计时器芯片；该计时器芯片包括U1单元和U2单元；该U1单元的第六端口通过电阻R1连接电源端，其第四端口通过电阻R2连接电源端，其第二端口通过电容C1连接接地端，其第一端口通过电阻R4连接第六端口，其第一端口还通过电阻R4连接三极管Q1的漏极；三极管Q1的源极连接接地端，其栅极通过电阻R5连接接地端，其栅极还连接第一输入端GPIO1；该U1单元的第十四端口连接电源端，其第七端口连接接地端，其第三端口通过电容C3连接接地端，其第五端口通过电阻R3连接电源端，其第五端口还连接三极管Q2的漏极；该三极管Q2的源极连接接地端，其栅极通过电阻R6连接接地端，其栅极还连接第二输入端GPIO2；该U2单元的第八端口连接三极管Q2的漏极，其第十端口通过电阻R7连接电源端，其第十端口还通过电容C4连接接地端，其第十二端口和第十三端口均通过电阻R8连接电源端，并且，其第十二端口和第十三端口均通过电容C2连接接地端，其第十一端口通过电容C5连接接地端，其第九端口通过电阻R9连接电源端，其第九端口还通过电阻R10连接三极管Q3的基极；三极管Q3的发射极连接接地端，其集电极通过电阻R11连接电源端，其集电极还连接输出端power_cycle。...

【技术特征摘要】
1.一种实现监控CPU与开关机控制的电路，其特征在于，包括电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、R10和R11，电容C1、C2、C3、C4和C5，三极管Q1、Q2和Q3，电源端，接地端，第一输入端GPIO1，第二输入端GPIO2，输出端power_cycle，计时器芯片；该计时器芯片包括U1单元和U2单元；该U1单元的第六端口通过电阻R1连接电源端，其第四端口通过电阻R2连接电源端，其第二端口通过电容C1连接接地端，其第一端口通过电阻R4连接第六端口，其第一端口还通过电阻R4连接三极管Q1的漏极；三极管Q1的源极连接接地端，其栅极通过电阻R5连接接地端，其栅极还连接第一输入端GPIO1；该U1单元的第十四端口连接电源端，其第七端口连接接地端，其第三端口通过电容C3连接接地端，其第五端口通过电阻R3连接电源端，其第五端口还连接三极管Q2的漏极；该三极管Q2的源极连接接地端，其栅极通过电阻R6连接接地端，其栅极还连接第二输入端GPIO2；该U2单元的第八端口连接三极管Q2的漏极，其第十端口通过电阻R7连接电源端，其第十端口还通过电容C4连接接地端，其第十二端口和第十三端口均通过电阻R8连接电源端，并且，其第十二端口和第十三端口均通过电容C2连接接地端，其第十一端口通过电容C5连接接地端，其第九端口通过电阻R9连接电源...

【专利技术属性】
技术研发人员：刘松辉，
申请(专利权)人：深圳市磊科实业有限公司，
类型：新型
国别省市：广东,44