在氧化物衬底上的FinFET沟道和相关方法技术

本发明专利技术涉及在氧化物衬底上的FinFET沟道和相关方法。本发明专利技术提供一种用于制造半导体组件的方法，所述组件具有基本上为零掺杂剂的沟道区域，所述方法包含从衬底处形成多个鳍。在各种实施例中，多个鳍中的每一个包含：衬底的一部分，在所述衬底部分上的第一磊晶层的一部分，和在第一磊晶层的所述部分上的第二磊晶层的一部分。氧化所述多个鳍中的每一个的所述第一磊晶层的所述部分，并且在所述多个鳍中的每一个之上形成衬垫层。然后，形成邻接于所述衬垫层的凹陷的隔离区。在其后，可蚀刻所述衬垫层，以暴露残余材料部分，所述残余材料部分邻接于所述多个鳍中的每一个的所述第二磊晶层的所述部分的底部，和移除所述残余材料部分。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体的，涉及在氧化物衬底上的FinFET沟道和相关方法。
技术介绍
随着电子工业的发展，需要面积更小、运行更快的电子组件，所述电子电子组件同时能够支持大量渐增的复杂且精准的功能。因此，在半导体工业中的持续趋势是制造低成本、高性能且低能耗的集成电路器(ICs)。迄今，在很大程度上已实现了：通过按比例缩小半导体IC尺寸(例如最小特征尺寸)从而提高了生产效率并且降低了相关成本。然而，这种缩放比例也使得半导体制造工艺增加了其复杂性。因此，实现半导体ICs和电子组件的持续发展，则需要半导体制造工艺的类似改进。近来，引入了多闸电子组件以试图降低关闭状态的电流、减少短沟道效应(SCEs)并且通过增加闸-沟道耦合以改进闸控制。所引入的一个这样的多闸电子组件是鳍场效应晶体管(FinFET)。FinFET得名于其鳍状结构，所述鳍状结构从其上形成的板材延伸，并且用于形成场效应晶体管(FET)沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且其三维结构在维持闸的控制能力且减轻SCEs的同时，允许其能够任意地缩放。在传统工艺中，通过FinFET鳍组件而实现抗穿通现象(APT)离子注入，以防止FinFET源极/漏极耗尽区的穿通。然而，通过对FinFET电子组件的鳍而注入掺杂剂离子(例如，用于注入APT的掺杂剂)，直接导致在FinFET沟道区域中形成缺陷并且将杂质带入FinFET沟道区域中。这种沟道缺陷和杂质可导致载体流经FinFET时发生散射，从而降低了沟道的迁移率并且对电子组件性能产生不良影响。通过FinFET鳍注入掺杂剂也可导致掺杂剂分布不均匀，并且可引起FinFET电子组件参数变化等其它问题。因此，现有技术充分地表明其在各方面还有待改进。
技术实现思路
根据本专利技术一实施例的制造半导体组件的方法，其包含：形成多个从衬底延伸的鳍，其中多个鳍中的每一个包含衬底的一部分、在衬底上的第一外延层的一部分，和在第一外延层的部分上的第二外延层的一部分；氧化多个鳍中的每一个的第一外延层的部分；在氧化第一外延层的部分之后，在多个鳍中的每一个之上形成衬垫层；形成邻接于衬垫层的凹陷的隔离区；蚀刻衬垫层，以暴露残余材料部分，残余材料部分邻接于多个鳍中的每一个的第二外延层的部分的底部；和移除残余材料部分。根据本专利技术另一实施例的制造半导体组件的方法，其中残余材料部分包含锗(Ge)残余物；根据本专利技术又一实施例的制造半导体组件的方法还包含：在氧化第一外延层的部分之前，修整多个鳍中的每一个的第一外延层的部分。根据本专利技术又一实施例的制造半导体组件的方法还包含：在形成多个鳍之前，在衬底中施行抗穿通APT离子布植；并且在施行APT离子布植之后且在形成多个鳍之前，将第一外延层沉积在衬底上并且将第二外延层沉积在第一外延层上。根据本专利技术又一实施例的制造半导体组件的方法，其中多个鳍中的每一个的第二外延层的部分包含无掺杂外延层；第一外延层具有第一氧化速率，并且其中第二外延层具有低于第一氧化速率的第二氧化速率。本专利技术又一实施例还提供一种方法，其包含：在衬底上沉积第一外延层，并且在第一外延层上沉积第二外延层；形成从衬底延伸的多个鳍，其中多个鳍中的每一个包含衬底的一部分、在衬底的部分上的第一外延层的一部分，和在第一外延层的部分上的第二外延层的一部分，其中第二外延层的部分具有高度；在多个鳍中的每一个上沉积衬垫层；形成隔离区，隔离区邻接于衬垫层并且与衬垫层接触；蚀刻衬垫层，以暴露残余材料部分，残余材料部分邻接于第二外延层的部分的底部；和清洗残余材料层部分。根据本专利技术又一实施例的方法，其中第一外延层包含锗化硅(SiGe)，其中第二外延层包含硅(Si)，并且其中残余材料部分包含锗(Ge)残余物。本专利技术又一实施例还提供半导体组件，其包含：从衬底延伸的多个鳍，其中多个鳍的每一个包含第一半导体层、在第一半导体层上的介电层，和在介电层上的第二半导体层，其中第二半导体层包含底面，底面界定了第一水平面；凹陷的隔离区，凹陷的隔离区邻接于多个鳍，其中凹陷的隔离区包含邻接于第二半导体层的顶部，其中顶部界定了第二水平面，并且其中第二水平面设置在第一水平面上；和栅极堆栈，栅极堆栈形成在第二半导体层上。根据本专利技术又一实施例的半导体组件，其还包含：该凹陷的隔离区，其中凹陷的隔离区包含第一介电材料，并且其中第一介电材料包含空隙，空隙介于第二半导体层的底部和凹陷的隔离区之间；和第二介电材料，第二介电材料填充空隙。附图说明为协助读者达到最佳理解效果，建议在阅读本揭露时同时应阅读以下具体描述。应理解的是，根据工业中的常规标准，各种特征并未按比例示出。事实上，为更清楚地论述，各种特征尺寸可任意地增大或减小。图1是根据本揭露的一个或多个方面制造FinFET组件或其部分的方法的流程图；图2A、3、4A、5A、6A、7A、8、9、10A、11A、12A、13A和14-18是根据图1所示的方法方面，组件200的实施例的等距视图；和图2B、4B、5B、6B、7B、10B、11B、12B和13B是根据图1所示的方法方面，对应于上述各自的等距视图，组件200的实施例的截面图。具体实施方式本说明书提供了数个不同的实施方法或实施例，可用于实现本专利技术的不同特征。以下所描述的组件和装置的具体示例用以简化本揭露。当然，这些只是示例并且旨在不局限于此。例如，以下所描述的在第二特征之上或在第二特征上形成第一特征，则包含了以直接接触的方式形成所述第一和第二特征的实施例，并且也包含了在所述第一和第二特征之间形成附加特征的实施例，而这样的所述第一和第二特征可以不是直接接触的。另外，本揭露在不同示例中可重复参考数字和/或参考字母。所述重复的目的在于简明及清楚，但其本身不决定所描述的实施例和/或构造之间的关系。此外，空间上的相关术语，例如“在…的下面”、“在…的下方”、“低于”、“在…的上方”和“上面”等，此处可用于简单地描述如图中所示的一个组件或特征相对于另一(多个)组件或另一(多个)特征的关系。所述空间上的相关术语旨在包含除了图中所描述的方向外，还包含在使用或操作中的组件的不同方向。另外，装置可被定向(旋转90度或以其它方向定向)，并且此处所用的空间上的相关描述符号可同样作相应地说明。还应注意的是本揭露所呈现的实施例以参照此处所用FinFET组件的多闸晶体管或鳍型多闸晶体管的形式示出。这种组件可包含P型金属氧化物半导体FinFET组件或N型金属氧化物半导体FinFET组件。FinFET组件可以是双闸组件、三闸组件、整体组件、硅上绝缘(SOI)组件和/或其它构造。常规技术的一可理解的是半导体组件的其它示例能够用于本揭露的其它方面。例如，此处描述的一些实施例也可应用与闸围绕(GAA)组件、欧米茄闸(Ω闸)组件或Pi闸(II闸)组件。图1示出的是制造半导体的方法100，制造半导体包含制造设置在板材上的具有无掺杂剂沟道的鳍。此处所使用的术语“无掺杂剂”材料是用于描述一种具有浓度约0cm-3至约1x1017cm-3的外在掺杂剂的材料(例如，半导体材料)。在一些示例中，此处所用的术语“零掺杂剂”可与具有相似含义的“无掺杂剂”交换使用。另外，在一些实施例中，本文档来自技高网...

【技术保护点】
一种制造半导体组件的方法，其包含：形成多个从衬底延伸的鳍，其中所述多个鳍中的每一个包含所述衬底的一部分、在所述衬底上的第一外延层的一部分，和在所述第一外延层的所述部分上的第二外延层的一部分；氧化所述多个鳍中的每一个的所述第一外延层的所述部分；在氧化所述第一外延层的所述部分之后，在所述多个鳍中的每一个之上形成衬垫层；形成邻接于所述衬垫层的凹陷的隔离区；蚀刻所述衬垫层，以暴露残余材料部分，所述残余材料部分邻接于所述多个鳍中的每一个的所述第二外延层的所述部分的底部；和移除所述残余材料部分。

【技术特征摘要】
2015.06.30 US 14/788,3001.一种制造半导体组件的方法，其包含：形成多个从衬底延伸的鳍，其中所述多个鳍中的每一个包含所述衬底的一部分、在所述衬底上的第一外延层的一部分，和在所述第一外延层的所述部分上的第二外延层的一部分；氧化所述多个鳍中的每一个的所述第一外延层的所述部分；在氧化所述第一外延层的所述部分之后，在所述多个鳍中的每一个之上形成衬垫层；形成邻接于所述衬垫层的凹陷的隔离区；蚀刻所述衬垫层，以暴露残余材料部分，所述残余材料部分邻接于所述多个鳍中的每一个的所述第二外延层的所述部分的底部；和移除所述残余材料部分。2.根据权利要求1所述的方法，其中所述残余材料部分包含锗(Ge)残余物。3.根据权利要求1所述的方法，其还包含：在氧化所述第一外延层的所述部分之前，修整所述多个鳍中的每一个的所述第一外延层的所述部分。4.根据权利要求1所述的方法，其还包含：在形成多个鳍之前，在所述衬底中施行抗穿通APT离子布植；并且在施行APT离子布植之后且在形成所述多个鳍之前，将所述第一外延层沉积在所述衬底上并且将所述第二外延层沉积在所述第一外延层上。5.根据权利要求1所述的方法，其中所述多个鳍中的每一个的所述第二外延层的所述部分包含无掺杂外延层。6.根据权利要求1所述的方法，其中所述第一外延层具有第一氧化速率，并且其中所述第二外延层具有低于所述第一氧化速率的第二氧化速率。7.一种方法，其包含：在衬底上沉积第一外延层，并...

【专利技术属性】
技术研发人员：江国诚，蔡庆威，梁英强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71