本发明专利技术公开了一种数据通信的方法及装置，该方法包括：FPGA芯片接收物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号；所述FPGA芯片提取所述并行信号中的数据包，并将所述数据包根据预设格式进行处理后，发送给CPU。该方法在实现多路以太网与单个CPU双向通信的同时，能够提高带宽利用率，稳定地将多路百兆以太网信号采集，并且在上传数据时不会产生大量的中断，从而降低了对CPU资源的占用，在整体上提高系统性能。
【技术实现步骤摘要】
本专利技术实施例涉及通信的
，尤其涉及一种数据通信的方法及装置。
技术介绍
随着以太网的普及以及与之相关的器件成本降低，以太网通信已成为了进行长距离稳定通信的首选实现方法，所以大多数终端设备都留有至少一个以太网接口，以便完成数据的上报和下发。目前，市场上存在很多基于以太网的数据采集卡。其设计架构大多数是以交换芯片为数据处理核心，数据采集端为挂接在交换芯片上的多个物理层(Physical Layer，PHY)芯片。数据上传端为挂接在交换芯片上的一个PHY芯片。在上报以太网数据时，多路数据通过交换芯片外挂的多个PHY芯片进入交换芯片，然后由交换芯片进行存储转发，最后通过PHY芯片上传到中央处理器(Central Processing Unit，CPU)。在下发数据时，所述CPU将数据包通过PHY传输到交换芯片，交换芯片通过解封数据包，再确定需要转发到采集端的哪一个PHY。通过这种方式可以完成多路以太网接口与单个CPU之间的双向通信。由于采集卡在上报数据给CPU时，会通过中断方式通知CPU。当数据需要频繁上报时，CPU需要耗费大量的资源和时间来响应中断，从而降低系统性能。另外，由于以太包的发送存在长度至少为96bits的帧间隙和长度为8Bytes的引导码。当上报的以太包长度较短时，这会造成上报数据中存在大量的无效数据，从而降低带宽的利用率。
技术实现思路
本专利技术实施例的目的在于提出一种数据通信的方法及装置，旨在解决如何减少占用CPU宝贵的资源、提高带宽利用率的问题。为达此目的，本专利技术实施例采用以下技术方案：第一方面，一种数据通信的方法，所述方法包括：FPGA芯片接收物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号；所述FPGA芯片提取所述并行信号中的数据包，并将所述数据包根据预设格式进行处理后，发送给CPU。优选地，所述FPGA芯片接收物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号，包括：所述以太网信号进入光电转换器件SFP1，经过光电转换后变为电信号，以SerDes串行信号格式传输到所述物理层芯片，所述物理层芯片对SerDes串行信号格式的电信号进行解串，且将解串后的电信号变为并行信号，并通过MII总线传输到所述FPGA芯片。优选地，所述FPGA芯片提取所述并行信号中的数据包，并将所述数据包根据预设格式进行处理后，发送给CPU，包括：所述FPGA芯片轮流对至少一个上行通道的并行信号的数据包进行缓存，并记录对应的时间戳和通道号，对所有的数据包根据预设格式进行组包；组包后，经过MAC核进行以太包封包，封包后通过GMII总线传输到SGMII核，所述SGMII核再将封包后的数据包传输到SerDes核，所述SerDes核将数
据包串行化后上报给所述CPU。优选地，所述方法还包括：所述CPU将需要下发给各个通道的数据包以预设格式封包、串行化，通过SerDes串行通道传输到所述FPGA芯片；所述FPGA芯片对下发的数据包进行解包，查找下发到各个通道对应的数据包，再通过MII总线传输到对应的物理层芯片中，经所述物理层芯片进行串行化后传输到所述光电转换器件SFP1，经行光电转换后发送到以太网。优选地，所述FPGA芯片为Lattice ECP3-17 FPGA芯片。第二方面，一种数据通信的装置，所述装置包括：第一接收模块，用于物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号；第一处理模块，用于提取所述并行信号中的数据包，并将所述数据包根据预设格式进行处理后，发送给CPU。优选地，所述第一接收模块，用于：所述以太网信号进入光电转换器件SFP1，经过光电转换后变为电信号，以SerDes串行信号格式传输到所述物理层芯片，所述物理层芯片对SerDes串行信号格式的电信号进行解串，且将解串后的电信号变为并行信号，并通过MII总线传输到所述FPGA芯片。优选地，所述第一处理模块，用于：轮流对至少一个上行通道的并行信号的数据包进行缓存，并记录对应的时间戳和通道号，对所有的数据包根据预设格式进行组包；组包后，经过MAC核进行以太包封包，封包后通过GMII总线传输到SGMII
核，所述SGMII核再将封包后的数据包传输到SerDes核，所述SerDes核将数据包串行化后上报给所述CPU。优选地，所述装置还包括：第二接收模块，用于接收所述CPU通过SerDes串行通道发送给各个通道的以预设格式封包、串行化的数据包；第二处理模块，用于对下发的数据包进行解包，查找下发到各个通道对应的数据包，再通过MII总线传输到对应的物理层芯片中，经所述物理层芯片进行串行化后传输到所述光电转换器件SFP1，经行光电转换后发送到以太网。优选地，所述FPGA芯片为Lattice ECP3-17 FPGA芯片。本专利技术实施例提供一种数据通信的方法及装置，FPGA芯片接收物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号；所述FPGA芯片提取所述并行信号中的数据包，并将所述数据包根据预设格式进行处理后，发送给CPU，在实现多路以太网与单个CPU双向通信的同时，能够少占用CPU宝贵的资源，提高带宽利用率，稳定地将多路百兆以太网信号采集的同时，在上传数据是不会产生大量的中断，从而降低了对CPU资源的占用，在整体上提高系统性能。附图说明图1是本专利技术实施例提供的一种数据通信的方法的流程示意图；图2是本专利技术实施例提供的另一种数据通信的方法的流程示意图；图3是本专利技术实施例提供的另一种数据通信的方法的流程示意图；图4是本专利技术实施例提供的一种数据通信的装置的功能模块示意图。具体实施方式下面结合附图和实施例对本专利技术实施例作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术实施例，而非对本专利技术实施例的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术实施例相关的部分而非全部结构。参考图1，图1是本专利技术实施例提供的一种数据通信的方法的流程示意图。在图1中，所述数据通信的方法包括：步骤101，FPGA芯片接收物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号；具体的，如图2所示，图2可以实现8路百兆以太网接口与单个CPU的高效通信。优选地，所述FPGA芯片接收物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号，包括：所述以太网信号进入光电转换器件SFP1，经过光电转换后变为电信号，以SerDes串行信号格式传输到所述物理层芯片，所述物理层芯片对SerDes串行信号格式的电信号进行解串，且将解串后的电信号变为并行信号，并通过MII总线传输到所述FPGA芯片。步骤102，所述FPGA芯片提取所述并行信号中的数据包，并将所本文档来自技高网...
【技术保护点】
一种数据通信的方法，其特征在于，所述方法包括：FPGA芯片接收物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号；所述FPGA芯片提取所述并行信号中的数据包，并将所述数据包根据预设格式进行处理后，发送给CPU。
【技术特征摘要】
1.一种数据通信的方法，其特征在于，所述方法包括：FPGA芯片接收物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号；所述FPGA芯片提取所述并行信号中的数据包，并将所述数据包根据预设格式进行处理后，发送给CPU。2.根据权利要求1所述的方法，其特征在于，所述FPGA芯片接收物理层芯片发送的并行信号，所述并行信号为以太网信号经过光电转换变为电信号后，以预设串行信号的格式传输到所述物理层芯片进行串并转换后的信号，包括：所述以太网信号进入光电转换器件SFP1，经过光电转换后变为电信号，以SerDes串行信号格式传输到所述物理层芯片，所述物理层芯片对SerDes串行信号格式的电信号进行解串，且将解串后的电信号变为并行信号，并通过MII总线传输到所述FPGA芯片。3.根据权利要求1所述的方法，其特征在于，所述FPGA芯片提取所述并行信号中的数据包，并将所述数据包根据预设格式进行处理后，发送给CPU，包括：所述FPGA芯片轮流对至少一个上行通道的并行信号的数据包进行缓存，并记录对应的时间戳和通道号，对所有的数据包根据预设格式进行组包；组包后，经过MAC核进行以太包封包，封包后通过GMII总线传输到SGMII核，所述SGMII核再将封包后的数据包传输到SerDes核，所述SerDes核将数据包串行化后上报给所述CPU。4.根据权利要求1至3任意一项所述的方法，其特征在于，所述方法还包括：所述CPU将需要下发给各个通道的数据包以预设格式封包、串行化，通过SerDes串行通道传输到所述FPGA芯片；所述FPGA芯片对下发的数据包进行解包，查找下发到各个通道对应的数据包，再通过MII总线传输到对应的物理层芯片中，经所述物理层芯片进行串行化后传输到所述光电转换器件SFP1，经行光电转换后发送到以...
【专利技术属性】
技术研发人员：梁猷强，
申请(专利权)人：积成电子股份有限公司，
类型：发明
国别省市：山东;37
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