肖特基整流器及其制作方法技术

本发明专利技术公开了一种肖特基整流器及其制作方法。该肖特基整流器包括一第一导电类型衬底，以及形成于该第一导电类型衬底表面的第一导电类型导电层；形成于该第一导电类型导电层中的至少一个沟槽，形成于每个沟槽中的侧壁氧化层和底部氧化层，淀积于沟槽中的多晶硅，该多晶硅掺杂有第二导电类型杂质；形成于该第一导电类型导电层表面的金属层，其中在沟槽的深度方向上，自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。本发明专利技术中让原作用在肖特基势垒上的反向电场迅速离开肖特基势垒区，由耗尽层来承担，这样就避免了原来电场作用在肖特基势垒上而产生的漏电，使器件的总体反向耐压大大提高。

【技术实现步骤摘要】

本专利技术涉及一种整流器件及其制作方法，特别是涉及一种耐高压肖特基整流器及 其制作方法。
技术介绍
作为一种最常用的半导体二极管，整流二极管因其具有单向导电性，在反向偏置 下能抗耐高电压，因而被广泛地应用在电源整流，电流控向，截波等电子电器产品领域。随 着移动数码产品，如手机，平板电脑等广泛使用，低的正向压降，高速反应的整流器件更是 这些产品中不可缺少的部件。肖特基二极管便是其中的一类整流二极管，其正反向转换速 度快，正向导通压降相对硅材料的PN结更低，在交流直流转换电源，太阳能上广泛也被大 量使用。 传统的肖特基整流器件采用了台面工艺(例如图1所示的结构，标记10表示N型 衬底，11表不N+掺杂层，12表不金属)，金属（如错、钥）与掺杂的娃材料(如N型掺杂）结合 构成了肖特基势垒，其具有整流特性，阳极为金属，阴极为掺杂的半导体。选择不同的金属， 能得到不同的正向电压。由于肖特基结构为单载流子结构，阳极注入漂移区的载流子为电 子，并且在漂移区不存在少数载流子，因此无反向恢复时间，具有开关速度快等优点被广泛 用在高速整流电路中。但是，金半接触的肖特基势垒为单边结，在提高器件速度的同时也引 入了较大的反向漏电，因此，传统肖特基的耐压一般在百伏以内。对于那些需要有高的反向 耐压及低的反向漏电要求的器件应用，传统肖特基显然无法满足要求。 为改善传统的台面肖特基结构存在的不足，现有肖特基整流器在传统结构上引入 了 MOS (业内对场效应管的简称）结构。 在传统肖特基二极管结构中，加入沟槽MOS结构，利用MOS电容产生的耗尽层夹断 肖特基势垒区，将肖特基势垒区的反向电场引入器件内部，以提高肖特基的抗反向电压能 力。图2是采用平面工艺方案设计的肖特基整流器件，在其内部加入了沟槽MOS结构。图 2中IA为高掺杂衬底，IB为导电层，金属ID覆盖导电层IB和沟槽IC区域；金属ID和N型 导电层IB接触后形成肖特基势垒，这部分区域即为肖特基势垒区。MOS结构由金属1D、沟 槽IC及N型导电层IB构成，在沟槽IC内，氧化层IG和填入的掺杂多晶硅材料IH构成MOS 结构的栅极，并围绕肖特基势垒区域。顶部金属ID为肖特基整流器的阳极，底部衬底IA为 阴极。当阳极ID加正向电压，即金属ID偏置正电压时，这时，MOS结构不会对肖特基势垒 产生影响，肖特基整流器为正向导通，具有低的正向导通电压；当阳极加负电压，即金属ID 偏置负电压时，肖特基势垒呈反向偏置，承受反向电场，这时，MOS电容将产生耗尽层1E，该 耗尽层随反向电压升高在导电层IB内扩展，最后碰触，并向下扩展，将肖特基势垒区夹断， 如图3所示，这时，肖特基势垒区的反向电场被MOS电容产生的耗尽层IE引入于导电层IB 的内部，其效果是调节了 MOS沟槽内的电场分布，降低了肖特基势垒结的电场强度，整体上 减小了肖特基整流器的反向漏电流。该结构能将肖特基整流器件的反向电压做到数百伏， 同时又有较小的反向漏电流。 现有的MOS结构肖特基整流器虽然提高了反向电压的承受力，但从图2和图3中 可看出，在反偏情况下，MOS电容产生的耗尽层IE在沟槽底部产生严重的折弯1F，在该折弯 处反向电场高度集中，导致器件提前雪崩击穿，无法将耐压做高。 现有MOS结构肖特基整流器的改进方法，由图4所示，针对如上所述的问题，现有 的改进方法是将沟槽设计成上宽下窄结构，从图4所示的结构中可以看出，由于沟槽上部 的宽度大于沟槽下部的宽度，即沟槽底面和侧边的内侧弯角比图3所示的沟槽结构的内侧 弯角更大，因此MOS电容产生的耗尽层在底部的折弯变缓（以标记2F表示)，进而降低了该 区域的电场强度，该内侧角度越大，电场越小。根据内侧角的不同设计，反向击穿耐压较之 图3所示的沟槽结构可以提高15-40%。这种结构的缺点是，其顶部尺寸必须尽可能设计的 大，才能得到更有效地减缓沟槽底部电场。这种设计不利于减小器件的面积，另外，折弯引 起的电场未被消除，依然存在。
技术实现思路
本专利技术要解决的技术问题是为了克服现有技术中肖特基整流器的反向耐压不够 高、反向漏电较大的缺陷，提供一种耐高压。 本专利技术是通过下述技术方案来解决上述技术问题的： 一种肖特基整流器，其包括一第一导电类型衬底，其特点在于，该肖特基整流器还 包括： 形成于该第一导电类型衬底表面的第一导电类型导电层； 形成于该第一导电类型导电层中的至少一个沟槽， 形成于每个沟槽中的侧壁氧化层和底部氧化层，其中该侧壁氧化层形成于沟槽的 侧壁上，该底部氧化层形成于沟槽的底部； 淀积于沟槽中的多晶硅，该多晶硅掺杂有第二导电类型杂质； 形成于该第一导电类型导电层表面的金属层， 其中，该底部氧化层的厚度大于该侧壁氧化层的厚度，并且在沟槽的深度方向上， 自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。 本专利技术中，沟槽内多晶硅的第二导电类型杂质的掺杂浓度为自上而下由高变低， 这样由MOS电容所产生的、沟槽侧部的耗尽层(沟槽之间的耗尽层）与沟槽侧壁呈一定倾斜 角度，上宽下窄（即接近该金属层的耗尽层距离沟槽的侧壁较远，而远离该金属层的耗尽层 距离沟槽的侧壁较近)，相比于现有技术中耗尽层在沟槽侧部与沟槽平行的设计，可以使沟 槽间的耗尽层在顶部(接近于金属层的位置，而非远离金属层的位置）更快速碰触，随即迅 速往下扩展，夹断了肖特基势垒区域，让原作用在肖特基势垒上的反向电场迅速离开肖特 基势垒区，由耗尽层来承担。由于该耗尽层是由反型层和导电层(例如P型反型层和低掺杂 的N型导电层）之间接触产生的，其反向电场承受能力远大于肖特基势垒，这样就避免了原 来电场作用在肖特基势垒上而产生的漏电，使器件的总体反向耐压大大提高。 优选地，位于沟槽顶部的多晶硅中第二导电类型掺杂杂质的掺杂浓度与位于沟槽 底部的多晶硅中第二导电类型掺杂杂质的掺杂浓度之比为3:1至1:1。更优选地，位于沟槽 顶部的多晶硅中第二导电类型掺杂杂质的掺杂浓度与位于沟槽底部的多晶硅中第二导电 类型掺杂杂质的掺杂浓度之比为2. 5:1至1. 5:1。多晶硅顶部至底部的浓度由高变低为缓 变变化，其中，位于沟槽顶部的多晶硅为接近该金属层多晶硅，位于沟槽底部的多晶硅为接 近该底部氧化层的多晶硅。 优选地，该沟槽深度与该底部氧化层的厚度之比为5:2至3:1。 优选地，相邻沟槽的间距与该底部氧化层的厚度之比小于等于2. 5。 优选地，从第一导电层上面俯视方向看，该沟槽可以设计成闭合的环形，也可设计 为条状沟槽。 优选地，该第一导电类型衬底的第一导电类型杂质的掺杂浓度为 0· OOlohm · cm-〇. Olohm · cm〇 优选地，该第一导电类型导电层的第一导电类型杂质的掺杂浓度为 0· 5ohm · cm_3ohm · cm。 优选地，该第一导电类型导电层的厚度为3 μ m-15 μ m。 优选地，沟槽的宽度为0· 5μηι-2· 5μηι，沟槽深度为I. 5μηι-12μηι，沟槽间距为 1. 3 μ m_10 μ m。 优选地,该底部氧化层的厚度为0. 5 μ m-4 μ m。 优选地，该侧壁氧化层的厚度为0· 5 A -5000 A。...

【技术保护点】
一种肖特基整流器，其包括一第一导电类型衬底，其特征在于，该肖特基整流器还包括：形成于该第一导电类型衬底表面的第一导电类型导电层；形成于该第一导电类型导电层中的至少一个沟槽，形成于每个沟槽中的侧壁氧化层和底部氧化层，其中该侧壁氧化层形成于沟槽的侧壁上，该底部氧化层形成于沟槽的底部；淀积于沟槽中的多晶硅，该多晶硅掺杂有第二导电类型杂质；形成于该第一导电类型导电层表面的金属层，其中，该底部氧化层的厚度大于该侧壁氧化层的厚度，并且在沟槽的深度方向上，自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。

【技术特征摘要】

【专利技术属性】
技术研发人员：顾建平，纪刚，
申请(专利权)人：上海韦尔半导体股份有限公司，
类型：发明
国别省市：上海;31