深空通信中部分并行输入的累加左移QC-LDPC编码器制造技术

本发明专利技术提供了一种深空通信中部分并行输入的累加左移QC-LDPC编码器，该编码器包括12个预先存储所有码类生成矩阵中所有循环矩阵生成多项式的生成多项式查找表、12个对信息段和生成多项式比特进行标量乘的2048位二进制乘法器、12个对乘积和移位寄存器内容进行模2加的2048位二进制加法器、12个存储被循环左移1位的和的2048位移位寄存器。最终，校验数据包含于12个移位寄存器中。本发明专利技术提供的部分并行输入编码器兼容CCSDS深空通信系统中所有码类QC-LDPC码，具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

【技术实现步骤摘要】
深空通信中部分并行输入的累加左移QC-LDPC编码器
本专利技术涉及信道编码领域，特别涉及一种CCSDS深空通信系统中部分并行输入的累加左移QC-LDPC编码器。
技术介绍
低密度奇偶校验(Low-DensityParity-Check,LDPC)码是高效的信道编码技术之一，而准循环LDPC(Quasi-CyclicLDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。CCSDS深空通信标准采用系统形式的QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由a×c个b×b阶循环矩阵Gi,j(0≤i<a,a≤j<t,t＝a+c)构成的阵列，如下所示：其中，I是b×b阶单位矩阵，0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知，G有a块行和t块列。令循环矩阵Gi,j的首行gi,j是其生成多项式。CCSDS深空通信标准采用了9种QC-LDPC码，均有c＝12。图1给出了不同码类π下的参数a、b和t。对于CCSDS深空通信标准，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s＝(e0,e1,…,ea×b-1)，后c块列对应的是校验向量p＝(d0,d1,…,dc×b-1)。以b比特为一段，信息向量s被等分为a段，即s＝(s0,s1,…,sa-1)；校验向量p被等分为c段，即p＝(p0,p1,…,pc-1)。由v＝sG可知，第j-a段校验向量满足pj-a＝s0G0,j+s1G1,j+…+siGi,j+…+sa-1Ga-1,j(2)其中，0≤i<a，a≤j<t，t＝a+c。令和分别是生成多项式gi,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(2)等号右边的第i项可展开为目前，QC-LDPC码广泛采用的是基于c个I型移位寄存器加累加器(Type-IShift-Register-Adder-Accumulator,SRAA-I)电路的串行编码器。图2是单个SRAA-I电路的功能框图，信息向量s逐位串行送入该电路。当用SRAA-I电路对校验段pj-a(a≤j<t)进行编码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第0块行、第j块列的生成多项式信息比特e0移入电路，并与移位寄存器的内容进行标量乘，乘积与累加器的内容0模2加，和存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为信息比特e1移入电路，并与移位寄存器的内容进行标量乘，乘积与累加器的内容模2加，和存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，信息比特eb-1已移入电路，此时累加器存储的是部分和s0G0,j，这是信息段s0对pj-a的贡献。当第b个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第1块行、第j块列的生成多项式重复上述右移-乘-加-存储过程。当信息段s1完全移入电路时，累加器存储的是部分和s0G0,j+s1G1,j。重复上述过程，直到整个信息向量s全部串行移入电路。此时，累加器存储的是校验段pj-a。使用c个SRAA-I电路能构成图3所示的串行编码器，它在a×b个时钟周期内同时求出c个校验段。该方案需要2×c×b个寄存器、c×b个二输入与门和c×b个二输入异或门，还需要c个a×b比特ROM存储循环矩阵的生成多项式。为兼容9种码类，CCSDS深空通信标准中QC-LDPC编码器的现有解决方案是基于12个SRAA-I电路。该方案有两个缺点：一是需要49152个寄存器，导致电路的功耗大、成本高；二是串行输入信息比特，并行加载生成多项式，需要24577根连接线。如此多的连线会造成编码器的电路结构复杂、工作频率低、吞吐量小。
技术实现思路
CCSDS深空通信系统中多码类QC-LDPC编码器的现有实现方案存在功耗大、成本高、电路结构复杂、工作频率低、吞吐量小的缺点，针对这些技术问题，本专利技术提供了一种基于累加左移的部分并行输入编码器。如图5所示，CCSDS深空通信系统中部分并行输入的累加左移QC-LDPC编码器主要由4部分组成：生成多项式查找表、b位二进制乘法器、b位二进制加法器和移位寄存器。编码过程分5步完成：第1步，清零移位寄存器R0,R1,…,R11；第2步，输入信息段si(0≤i<a)；第3步，生成多项式查找表L0,L1,…,L11分别输出码类π生成矩阵G第i块行中第a,a+1,…,t-1块列的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M0,M1,…,M11与信息段si进行标量乘，b位二进制乘法器M0,M1,…,M11的乘积分别通过b位二进制加法器A0,A1,…,A11与移位寄存器R0,R1,…,R11的内容相加，b位二进制加法器A0,A1,…,A11的和被循环左移1位后的结果分别存入移位寄存器R0,R1,…,R11；第4步，重复第3步b次；第5步，以1为步长递增改变i的取值，重复第2～4步a次，直到整个信息向量s输入完毕，此时，移位寄存器R0,R1,…,R11存储的分别是校验段p0,p1,…,p11，它们构成了校验向量p＝(p0,p1,…,p11)。本专利技术提供的部分并行输入编码器结构简单，兼容CCSDS深空通信系统中所有码类的QC-LDPC码，能在保持编码速度的条件下，减少寄存器和连线，降低功耗和成本，提高工作频率和吞吐量。关于本专利技术的优势与方法可通过下面的专利技术详述及附图得到进一步的了解。附图说明图1汇总了CCSDS深空通信系统中9种码类QC-LDPC码生成矩阵的参数a和c；图2是I型移位寄存器加累加器SRAA-I电路的功能框图；图3是由c个SRAA-I电路构成的QC-LDPC串行编码器；图4是并行输入的乘加移位寄存器MASR电路的功能框图；图5是由12个并行输入的MASR电路构成的一种基于累加左移的部分并行输入QC-LDPC编码器。具体实施方式下面结合附图对本专利技术的较佳实施例作详细阐述，以使本专利技术的优点和特征能更易于被本领域技术人员理解，从而对本专利技术的保护范围作出更为清楚明确的界定。令生成多项式gi,j＝(gi,j,0,gi,j,1,…,gi,j,b-1)，则Gi,j可视为单位矩阵循环右移版本的加权和，即Gi,j＝gi,j,0Ir(0)+gi,j,1Ir(1)+…+gi,j,b-1Ir(b-1)(4)那么，式(2)等号右边的第i项可展开为既然将si循环右移n位等价于将它循环左移b-n位，即那么式(5)可改写为与式(3)相比，式(6)的显著优点是分段并行输入信息比特，串行加载生成多项式gi,j，无需循环右移生成多项式gi,j。式(6)是一个乘-加-左移-存储的过程，其实现用并行输入的乘加移位寄存器(Multiplier-Adder-Shift-Register本文档来自技高网...

【技术保护点】
一种深空通信中部分并行输入的累加左移QC‑LDPC编码器，QC‑LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵Gi,j构成的阵列，gi,j是循环矩阵Gi,j的生成多项式，其中，t＝a+c，a、b、c、i、j和t均为非负整数，0≤i<a，a≤j<t，CCSDS深空通信标准采用了9种不同码类π的QC‑LDPC码，π分别是0、1、2、3、4、5、6、7、8，对于这9种不同码类准循环LDPC码，均有c＝12，9种不同码类对应的参数a分别是8、8、8、16、16、16、32、32、32，9种不同码类对应的参数b分别是2048、512、128、1024、256、64、512、128、32，9种不同码类对应的参数t分别是20、20、20、28、28、28、44、44、44，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s0,s1,…,sa‑1)，校验向量p被等分为c段，即p＝(p0,p1,…,p11)，其特征在于，所述编码器包括以下部件：生成多项式查找表L0,L1,…,L11，分别预存所有码类QC‑LDPC码生成矩阵G中第a,a+1,…,t‑1块列的循环矩阵生成多项式；b位二进制乘法器M0,M1,…,M11，分别对信息段和生成多项式查找表L0,L1,…,L11的输出比特进行标量乘；b位二进制加法器A0,A1,…,A11，分别对b位二进制乘法器M0,M1,…,M11的乘积和移位寄存器R0,R1,…,R11的内容进行模2加；移位寄存器R0,R1,…,R11，分别存储b位二进制加法器A0,A1,…,A11的和被循环左移1位后的结果以及最终的校验段p0,p1,…,p11。...

【技术特征摘要】
1.一种深空通信中部分并行输入的累加左移QC-LDPC编码器，QC-LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵Gi,j构成的阵列，gi,j是循环矩阵Gi,j的生成多项式，其中，t＝a+c，a、b、c、i、j和t均为非负整数，0≤i&lt;a，a≤j&lt;t，CCSDS深空通信标准采用了9种不同码类π的QC-LDPC码，π分别是0、1、2、3、4、5、6、7、8，对于这9种不同码类准循环LDPC码，均有c＝12，9种不同码类对应的参数a分别是8、8、8、16、16、16、32、32、32，9种不同码类对应的参数b分别是2048、512、128、1024、256、64、512、128、32，9种不同码类对应的参数t分别是20、20、20、28、28、28、44、44、44，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s0,s1,…,sa-1)，校验向量p被等分为c段，即p＝(p0,p1,…,p11)，其特征在于，所述编码器包括以下部件：生成多项式查找表L0,L1,…,L11，分别预存所有码类QC-LDPC码生成矩阵G中第a,a+1,…,t-1块列的循环矩阵生成多项式；b位二进制乘法器M0,M1,…,M11，分别对信息段和生成多项式查找表L0,L1,…,L11的输出比特进行标量乘；b位二进制加法器A0,A1,…,A11，分别对b位二进制乘法器M0,M1,…,M11的乘积和移位寄存器R0,R1,…,R11的内容进行模2加；移位寄存器R0,R1,…,R11，分别存储b位二进制加法器A0,A1,…,A11的和被循环左移1位后的结果以及最终的校验段p0,p1,…,p11。2.根据权利要求1所述的一种深空通信中部分并行输入的累加左移QC-LDPC编码器，其特征在于，所述生成多项式查找表L0～L11分别存储所有码类生成矩阵G第a～t-1块列中的所有生成多项式，对于任一块列，依次存储第0,1,…,a-1块行对应的生成多项式。3.一...

【专利技术属性】
技术研发人员：张鹏，刘志文，张燕，
申请(专利权)人：荣成市鼎通电子信息科技有限公司，
类型：发明
国别省市：山东;37