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一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；所述配置分频因子模块DIV_GEN的第一分频因子N1和第二N2分频因子数据...
该专利属于东南大学所有，仅供学习研究参考，未经过东南大学授权不得商用。

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