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本发明提供了一种非易失性半导体存储器能简化行解码器电路的电路结构，使芯片尺寸的增加为最小，并有选择地向一字线提供负电压。该非易失性半导体存储器包括一行解码器电路段，用于根据输入地址在存储单元阵列中选择一字线，并根据被选模式向被选字线输出一负...
该专利属于日本电气株式会社所有，仅供学习研究参考，未经过日本电气株式会社授权不得商用。

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