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一种并行处理器的定址装置，用以辅助并行处理器，包括：一总线接口电路，接至存贮器总线和数据总线间，作为二者的接口装置；一状态控制器，接至总线接口电路，控制总线接口电路并模拟多个状态码中之一作为一控制码输出；多个处理单元，串联成第一处理单元、第...
该专利属于联华电子股份有限公司所有，仅供学习研究参考，未经过联华电子股份有限公司授权不得商用。

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