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本发明的处理器（１０１）具备：指令缓冲器（１０２），保持可并列执行的指令组；指令解释单元（１０３），可同时解释指令组的一部分或全部；指令发出控制单元（１１１），检测在指令组中是否存在阻碍同时执行指令组的原因，在存在原因的情况下依次供给指令组...
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