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本发明涉及一种FPGA及其时序收敛方法，属于FPGA及嵌入式开发技术领域，方法采用ODDR模块使FPGA内部同步采样时钟的路径固定，且走线延时可以预测，方便时序收敛的实现；通过全局时钟资源模块获取基准时钟，对基准时钟进行两路锁相环的时钟偏移...该专利属于许继集团有限公司;许继电气股份有限公司;许昌许继软件技术有限公司;国家电网有限公司所有，仅供学习研究参考，未经过许继集团有限公司;许继电气股份有限公司;许昌许继软件技术有限公司;国家电网有限公司授权不得商用。