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本发明公开一种3*3卷积算法的加速电路,包括DDR模块、卷积结果FIFO模块、主状态机控制模块、移位选择控制模块、行缓冲模块和卷积计算模块。主控制模块通过AHB总线接口从所述像素存储阵列中突发读取输入图像当前相邻两行的像素数据，并控制移位选...
该专利属于珠海市一微半导体有限公司所有，仅供学习研究参考，未经过珠海市一微半导体有限公司授权不得商用。

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