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本发明的示范性实施例提供一种数模混合锁相环。数字PLL可以与模拟PLL组合从而当初始基准时钟信号太低而不能维持模拟PLL中的稳定性时数字PLL的输出在高到足以维持模拟PLL中的稳定性的频率。数字PLL可以包括缩放电路，诸如在PLL的反馈路径...
该专利属于美国亚德诺半导体公司所有，仅供学习研究参考，未经过美国亚德诺半导体公司授权不得商用。

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