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本公开涉及在运行时间期间支持逻辑自测试模式引入的扫描链电路。具体地，一种用于测试组合逻辑电路的扫描链包括连接至组合逻辑电路的触发器的第一扫描链路径以用于在组合逻辑电路的运行时间期间的功能模式操作。触发器的第二扫描链路径也连接至组合逻辑电路并...
该专利属于意法半导体（格勒诺布尔2）公司所有，仅供学习研究参考，未经过意法半导体（格勒诺布尔2）公司授权不得商用。

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