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一种与8位微处理器应用系统连接的定时器IP核，包括数据输入输出与命令字分解存储控制模块，脉冲12分频器，定时处理控制模块，定时器溢出标志控制模块和输入门控选择控制模块；本实用新型应用FPGA设计定时器IP核硬连接控制电路，定时器IP核有14...
该专利属于广西科技大学鹿山学院;广西科技大学所有，仅供学习研究参考，未经过广西科技大学鹿山学院;广西科技大学授权不得商用。

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