二维块数据存储系统技术方案

本发明专利技术提供了一种二维块数据存储系统，包括：片上主存，用于存储由二维块数据分成的4乘4的原子块；主核处理器，用于将原子块分配到相应原子块；与主核处理器通过配置总线连接的多核阵列，包括64个轻量级处理器、64个高速存储单元、16个块间传输模块和块内传输模块；与所述多核阵列通过访问总线连接的直接存储器访问设备，所述直接存储器访问设备通过多层总线与所述片上主存连接；与所述直接存储器访问设备连接的高速缓存，能够减轻轻量级处理器和片上主存间的不平衡性，及解决一维二维之间的不匹配的问题。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种二维块数据存储系统，包括：片上主存，用于存储由二维块数据分成的4乘4的原子块；主核处理器，用于将原子块分配到相应原子块；与主核处理器通过配置总线连接的多核阵列，包括64个轻量级处理器、64个高速存储单元、16个块间传输模块和块内传输模块；与所述多核阵列通过访问总线连接的直接存储器访问设备，所述直接存储器访问设备通过多层总线与所述片上主存连接；与所述直接存储器访问设备连接的高速缓存，能够减轻轻量级处理器和片上主存间的不平衡性，及解决一维二维之间的不匹配的问题。【专利说明】二维块数据存储系统
本专利技术涉及一种二维块数据存储系统。
技术介绍
当前，多核体系结构成为一种设计趋势。尤其是在如媒体处理、规则科学建模等领域都有计算密集性、数据局部性等特点。这些应用的高度的可并行性和广泛的应用性致使设计者们致力于研发各种多核体系结构，使得计算性能大大提高。但是由于存储器往往采用的是传统的一维线性结构，而这些应用的数据都具有原始的二维块结构特点，目标块分散存储在存储器中，给数据的存取带来了极大的不便。二者的不匹配导致数据的存储和传输等问题成为多核体系结构高性能的瓶颈。
技术实现思路
本专利技术的目的在于提供一种二维块数据存储系统统，能够减轻轻量级处理器和片上主存间的不平衡性，及解决一维二维之间的不匹配的问题。为解决上述问题，本专利技术提供一种二维块数据存储系统，包括:片上主存，用于存储由二维块数据分成的4乘4的原子块；主核处理器，用于将原子块分配到相应原子块； 与主核处理器通过配置总线连接的多核阵列，包括64个轻量级处理器、64个高速存储单兀、16个块间传输模块和块内传输模块,其中，所述64个轻量级处理器均分为4个域，每个域内均分为4个块，每个块由4个轻量级处理器组成，每个块负责相应原子块的数据处理，每一个轻量级处理器对应于其中一个高速存储单元，块内的每一个轻量级处理器对块内的另外三个轻量级处理器的对应高速存储单元有读的权限，块间传输模块用于块之间的大数据块传输，每一个块对应于其中一个块间传输模块，块内传输模块用于供块内部的轻量级处理器块内读取相邻块内部的小量数据；与所述多核阵列通过访问总线连接的直接存储器访问设备，所述直接存储器访问设备通过多层总线与所述片上主存连接；与所述直接存储器访问设备连接的高速缓存。进一步的，在上述系统中，每个块通过行模式或列模式从所述片上主存对原子块进行寻址。进一步的，在上述系统中，每个块间传输模块，还用于与域之外横轴方向、纵轴方向的镜面对称的其他3个传输模块通过互联进行数据传输。进一步的，在上述系统中，所述主核处理器，用于在各原子块的计算之间没有相关性或者相关性较小的情况下，将各原子块分配到不同的块；在各原子块的计算之间有相关性或者依赖性较大的情况下，将各原子块分配到到同一个域之内。进一步的，在上述系统中，每一个轻量级处理器的地址线为16位，寻址方式包括:行模式、列模式和斜线模式，其中，行模式的地址在第13位到第2位内变化，列模式的地址在第15位到第14位内变化，斜线模式的地址在行模式和列模式上同时增减。进一步的，在上述系统中，块之间通过块间传输模块传输数据时，只按照行模式寻址,且块间传输模块对块内的4个高速存储单元进行相同寻址，数据位宽32位，每8位数据线负责读取一个高速存储单元的数据。进一步的，在上述系统中，所述主核处理器为高性能通用精简指令集处理器内核。与现有技术相比，本专利技术通过片上主存，用于存储由二维块数据分成的4乘4的原子块；主核处理器，用于将原子块分配到相应原子块；与主核处理器通过配置总线连接的多核阵列，包括64个轻量级处理器、64个高速存储单兀、16个块间传输模块和块内传输模块，其中，所述64个轻量级处理器均分为4个域，每个域内均分为4个块，每个块由4个轻量级处理器组成，每个块负责相应原子块的数据处理，每一个轻量级处理器对应于其中一个高速存储单元，块内的每一个轻量级处理器对块内的另外三个轻量级处理器的对应高速存储单元有读的权限，块间传输模块用于块之间的大数据块传输，每一个块对应于其中一个块间传输模块，块内传输模块用于供块内部的轻量级处理器块内读取相邻块内部的小量数据；与所述多核阵列通过访问总线连接的直接存储器访问设备，所述直接存储器访问设备通过多层总线与所述片上主存连接；与所述直接存储器访问设备连接的高速缓存，能够减轻轻量级处理器和片上主存间的不平衡性，及解决一维二维之间的不匹配的问题。【专利附图】【附图说明】图1是本专利技术一实施例的二维块数据存储系统的结构图；图2是本专利技术一实施例的块结构图；图3是本专利技术一实施例的块数据的二维寻址示意图；图4是本专利技术一实施例的轻量级处理器对高速存储单元寻址的地址线示意图；图5是本专利技术一实施例的二维块数据存储系统的二维存储机制的流程图。【具体实施方式】为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本专利技术作进一步详细的说明。如图1?5所示，本专利技术提供一种二维块数据存储系统，包括片上主存1、主核处理器2、多核阵列3、直接存储器访问设备4和高速缓存5。片上主存1，用于存储由二维块数据分成的4乘4的原子块；具体的，在处理数据时，往往是以一个矩形块为单位，所以若能将数据按照块内行或列数平均的分散存储在若干个并行的存储器组中，那么它们在块的局部空间内将具有整齐性。基于此思想，本设计针对媒体处理等应用的二维数据具有分块处理的特点，致力于设计出一种多核体系结构的二维存储机制，来减轻处理单元和存储单元间的不平衡性。将数据以4乘4的块为单位进行划分、映射和计算。对每个块以二维和并行的方式进行计算，寻址方面不改变指令集，只是地址指针加减的大小随行模式列模式不同而不同。以下将不同应用的每一个数据都称作像素，将每一个4乘4的数据块看做传输的基本单元，称为原子块。主核处理器2，用于将原子块分配到相应原子块；具体的，主核处理器作为系统主核，承担整个芯片系统的中央控制工作，它通过结构总线可以实现对多核阵列内部的灵活配置与必要监控。与主核处理器通过配置总线连接的多核阵列3，包括64个轻量级处理器、64个高速存储单兀、16个块间传输模块和块内传输模块，其中，所述64个轻量级处理器均分为4个域，每个域内均分为4个块，每个块由4个轻量级处理器组成，每个块负责相应原子块的数据处理，每一个轻量级处理器对应于其中一个高速存储单元，块内的每一个轻量级处理器对块内的另外三个轻量级处理器的对应高速存储单元有读的权限，块间传输模块用于块之间的大数据块传输，每一个块对应于其中一个块间传输模块，块内传输模块用于供块内部的轻量级处理器块内读取相邻块内部的小量数据；具体的，这里将系统的64个轻量级处理器核均分为16个块，4个域。块内部的每一个核都有自己对应的高速存储单元，每个核都对另三个核对应的高速存储单元有读的权限。块之间通过块间传输模块交换数据。将二维块数据分成4乘4的原子块分配给块，并于内部通过行模式或列模式对数据进行寻址后处理，本系统在减轻轻量级处理器和片上主存间的不平衡性，及解决一维二维之间的不匹配的问题。每个块专注于原子块数据处理，每个核都有自己对应的高速存储单元，采用多层总线结构，同时块内每个核对其他三个高速存储单元都本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：谢憬，王琴，郭筝，唐正，毛志刚，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：