一种动态单元匹配的方法和装置制造方法及图纸

本发明专利技术实施例提供了一种动态单元匹配的方法和装置，用以解决在多比特DAC中采用CLA算法进行动态单元匹配时，会引入谐波，从而导致系统动态范围下降的问题。该方法包括：确定多比特数模转换器DAC中前一次选通的单元部件的起始位与当前次使用的步进之和，对该DAC中的单元部件的个数取余得到的余数，为当前次待选通的单元部件的起始位；该DAC在一次数模转换过程中配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；根据当前次接收到的数字信号以及确定的当前次待选通的单元部件的起始位，确定当前次待选通的单元部件，并选通确定的单元部件。

【技术实现步骤摘要】
一种动态单元匹配的方法和装置
本专利技术涉及模数和模数转换
，尤其涉及一种动态单元匹配的方法和装置。
技术介绍
采用sigma-delta调制器(SDM，Sigma-DeltaModulator)的模数转换器(ADC，AnalogtoDigitalConverter)如图1所示，包括减法器11、环路滤波器12、量化器13和数模转换器14(DAC，DigitaltoAnalogConverter)，减法器11将输入的模拟信号和数模转换器14输出的信号做差，并输出给环路滤波器12进行滤波，滤波后的信号经量化器13转换为数字信号输出，并作为数模转换器14的输入信号，从而构成反馈环。单比特SDM由于本质上就是线性的而受到广泛应用。但是单比特SDM需要高采样率或高调制器阶数才能获得宽的动态范围，而多比特SDM可以解决这个问题，并且它比单比特SDM系统更稳定。多比特SDM需要在反馈环中采用多比特数模转换器。由于工艺失配的存在，多比特DAC本质上不是线性的。为了获得高线性度，需要校准或采用动态单元匹配(DEM，DynamicElementMatch)方法。多比特DAC的结构如图2所示，假设图2所示的DAC中包含了8个单元部件21，每个单元部件21中包含一个可控开关(图2中未示出)，根据输入的数字信号来控制可控开关接通或关断，从而实现在不同的单元部件之间切换。被选通的单元部件21输出的模拟信号在加法器22处求和，以生成DAC的模拟信号。单元部件是任何可用于将数字信号转换成模拟形式，即电流、电荷或电压的电路单元。图2所示的DAC的单元部件选通情况如图3所示，当数字信号输入序列为3时，前三个单元部件被选通；当数字信号输入序列为1时，第一个单元部件被选通；当数字信号输入序列为5时，前五个单元部件被选通；当数字信号输入序列为2时，前两个单元部件被选通；当数字信号输入序列为4时，前四个单元部件被选通。从图3中可以看出，位于前面的单元部件会经常被选通，这些单元部件之间的差异，即适配误差会将非线性引入到数模转换中。目前针对这种非线性，通常是采用DEM算法，将非线性转换为带宽噪声，例如时钟控制平均(CLA，clockaverage)算法，或者，通过控制单元部件的利用率而将非线性转换为噪声并集中在某些频段，例如数据加权平均(DWA，DataWrightAverage)。所有DEM算法的基础均为：通过平均选通各单元部件，从而将数模转换过程中因单元部件失配误差而引入的积分误差平均化。然后，根据DEM算法的效率，可以进一步对宽带噪声的功率谱密度整形，以便将多数噪声转移到信号频带之外。采用DEM算法的多比特DAC的结构如图4所示，假设图4所示的DAC中包含了8个单元部件41，输入的数字信号经过由CLA算法44控制的开关矩阵43转换，转换后的信号控制不同的单元部件41选通，被选通的单元部件41输出的模拟信号经过加法器42求和，并输出。采用CLA算法后，相邻两次选通的单元部件的起始位(即选通的至少一个单元部件中的第一个单元部件)之间存在固定的偏移，这个偏移称为步进。当步进为2时，图4所示的DAC的单元部件选通情况如图5所示，当数字信号输入序列为3时，前三个单元部件被选通；当数字信号输入序列为1时，第三个单元部件被选通；当数字信号输入序列为5时，第五个单元部件、第六个单元部件、第七个单元部件、第八个单元部件和第一个单元部件被选通；当数字信号输入序列为3时，第七个单元部件、第八个单元部件和第一个单元部件被选通；当数字信号输入序列为2时，第一个单元部件和第二个单元部件被选通；当数字信号输入序列为4时，第三个单元部件、第四个单元部件、第五个单元部件、第六个单元部件被选通。从图5中可以看出，相邻两次选通的单元部件的起始位(即选通的至少一个单元部件中的第一个单元部件)之间存在固定的步进，该步进为2。在DAC中采用CLA算法之后，会将DAC中的单元部件之间的失配误差转化为白噪声，但是，由于CLA算法循环的周期性，会产生杂波。当步进为2时，如果DAC中包含8个单元部件，当前次待选通的单元部件的起始位与四个时钟周期后待选通的单元部件的起始位相同，频率为fs/4的能量会与数字输入信号进行卷积，在fs/4±n*fin处引起杂波，其中，fs为时钟频率，fin为数字输入信号的频率，n为整数。当SDM系统的过采样率较低时，这些杂波中能量较大的杂波就会落到信号带宽内，降低了系统的动态范围。综上所述，基于循环的CLA算法能够将失配误差转化为白噪声，但同时会引入周期性信号分量，即谐波，虽然谐波的幅度一般较小，但也会导致系统的动态范围下降。
技术实现思路
本专利技术实施例提供了一种动态单元匹配的方法和装置，用以解决在多比特DAC中采用CLA算法进行动态单元匹配时，会引入谐波，从而导致系统动态范围下降的问题。第一方面，提供一种动态单元匹配的方法，包括：确定多比特数模转换器DAC前一次接收到的数字信号序列所选通的单元部件的起始位，与转换所述DAC当前次接收到的数字信号序列所使用的步进之和，将确定的和对所述DAC中的单元部件的个数取余得到余数，将得到的余数作为所述DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位；所述DAC配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；一个步进的余数为该步进对所述DAC中的单元部件的个数取余；根据当前次接收到的数字信号序列以及当前次接收到的数字信号序列所需要选通的单元部件的起始位，确定当前次接收到的数字信号序列所需要选通的单元部件，从而选通确定的单元部件。结合第一方面，在第一种可能的实现方式中，所述DAC使用的余数不相等的步进的余数均大于0，且小于等于N/2，N为所述DAC中的单元部件的个数，N大于等于4。结合第一方面或者第一方面的第一种可能的实现方式，在第二种可能的实现方式中，转换所述DAC当前次接收到的数字信号序列所使用的步进采用下列方法确定：生成一个大于等于L，且小于等于K的随机数，L，K均为实数；确定所述随机数所在的范围[L+(n-1)(K-L)/P，L+n(K-L)/P),n＝1,…,P，P为正整数，P大于等于所述DAC配置的余数不相等的步进的个数；将所述DAC配置的余数不相等的步进中，与确定的范围对应的步进，作为转换所述DAC当前次接收到的数字信号序列所使用的步进。结合第一方面，在第三种可能的实现方式中，首次确定所述DAC待选通的单元部件时，其前一次选通的单元部件的起始位为预设位。第二方面，提供一种动态单元匹配的装置，包括：第一确定模块，用于确定多比特数模转换器DAC前一次接收到的数字信号序列所选通的单元部件的起始位，与转换所述DAC当前次接收到的数字信号序列所使用的步进之和，将确定的和对所述DAC中的单元部件的个数取余得到余数，将得到的余数作为所述DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位；所述DAC配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；一个步进的余数为该步进对所述DAC中的单元部件的个数取余；第二确定模块，用于根据当前次接收到的数字信号序列以及当前次接收到的数字信号序列本文档来自技高网...

【技术保护点】
一种动态单元匹配的方法，其特征在于，包括：确定多比特数模转换器DAC前一次接收到的数字信号序列所选通的单元部件的起始位，与转换所述DAC当前次接收到的数字信号序列所使用的步进之和，将确定的和对所述DAC中的单元部件的个数取余得到余数，将得到的余数作为所述DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位；所述DAC配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；一个步进的余数为该步进对所述DAC中的单元部件的个数取余；根据当前次接收到的数字信号序列以及当前次接收到的数字信号序列所需要选通的单元部件的起始位，确定当前次接收到的数字信号序列所需要选通的单元部件，从而选通确定的单元部件。

【技术特征摘要】
1.一种动态单元匹配的方法，其特征在于，包括：确定多比特数模转换器DAC前一次接收到的数字信号序列所选通的单元部件的起始位，与转换所述DAC当前次接收到的数字信号序列所使用的步进之和，将确定的和对所述DAC中的单元部件的个数取余得到余数，将得到的余数作为所述DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位；所述DAC配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；一个步进的余数为该步进对所述DAC中的单元部件的个数取余；根据当前次接收到的数字信号序列以及当前次接收到的数字信号序列所需要选通的单元部件的起始位，确定当前次接收到的数字信号序列所需要选通的单元部件，从而选通确定的单元部件。2.如权利要求1所述的方法，其特征在于，所述DAC使用的余数不相等的步进的余数均大于0，且小于等于N/2，N为所述DAC中的单元部件的个数，N大于等于4。3.如权利要求1或2所述的方法，其特征在于，转换所述DAC当前次接收到的数字信号序列所使用的步进采用下列方法确定：生成一个大于等于L，且小于等于K的随机数，L，K均为实数；确定所述随机数所在的范围[L+(n-1)(K-L)/P，L+n(K-L)/P）,n=1,…,P，P为正整数，P大于等于所述DAC配置的余数不相等的步进的个数;将所述DAC配置的余数不相等的步进中，与确定的范围对应的步进，作为转换所述DAC当前次接收到的数字信号序列所使用的步进。4.如权利要求1所述的方法，其特征在于，首次确定所述DAC待选通的单元部件时，其前一次选通的单元部件的起始位为预设位。...

【专利技术属性】
技术研发人员：李定，方尚侠，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44