本发明专利技术公开了一种基于SOI工艺的漏源区介质/PN结隔离前栅P/N-MOSFET射频开关超低损耗器件，将SOIP(N)-MOSFET器件源漏区进行改造，在源和漏区制造PN结或者介质电容，源区结深较深，漏区中间植入N（P）型掺杂或者介质，形成PN结或介质电容，形成对在漏极施加直流电压的隔离，通过体、背栅偏置设置、通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，前栅P(N)-MOSFET漏区交流信号会耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅MOSFET作为开关开态应用下的射频损耗降低；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，当背栅MOSFET工作于放大状态时，前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低、零损耗射频开关。
【技术实现步骤摘要】
【技术保护点】
一种基于SOI工艺的漏源区介质/PN结隔离前栅P‑MOSFET射频开关超低损耗器件，其特征在于，包括P型半导体衬底（1）、埋氧化层（2）、N型沟道区（12）、前栅MOSFET的P型源区（3）、前栅MOSFET的P型漏区（11）、背栅MOSFET的P型漏区（13）、P型漏区隔离区（14）、前栅MOSFET的P型源区（3）、背栅MOSFET的P型漏区（16）、P型源区隔离区（15）、深沟槽隔离区（4‑1、4‑2）；埋氧化层（2）覆盖在P型半导体衬底（1）上，N型沟道区（12）设置在埋氧化层（2）上，深沟槽隔离区（4‑1、4‑2）设置在埋氧化层（2）上且环绕N型沟道区（12）、前栅MOSFET的P型源区（3）、背栅MOSFET的P型源区（16）、前栅MOSFET的P型漏区（11）、背栅MOSFET的P型漏区（13）和P型漏区隔离区（14）、P型源区隔离区（15）的四周;在紧靠N型沟道区（12）的一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型源区（3）和背栅MOSFET的P型源区（16）；在紧靠N型沟道区（12）的另一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型漏区（11）和背栅MOSFET的P型漏区（13）；在前栅MOSFET的P型漏区（11）和背栅MOSFET的P漏区（13）之间设置P型漏区隔离区（14）；在前栅MOSFET的P源区（3）和背栅MOSFET的P源区（16）之间设置P型源区隔离区（15）；一薄层横向氧化层作为栅氧化层（9）设置在N型沟道区（12）上，覆盖前栅MOSFET的P型源区（3）顶部的局部、N型沟道区（12）的顶部全部、前栅MOSFET的P型漏区（11）顶部的局部；一多晶硅层作为MOS栅（8）设置在栅氧化层（9）之上;在深沟槽隔离区（4‑1）顶部全部、前栅MOSFET的P型源区（3）顶部一部分覆盖第一场氧化层（5‑1）；在前栅MOSFET的P型源区（3）顶部一部分、栅氧化层（9）一侧面、MOS栅（8）一侧面、MOS栅（8）顶部一部分覆盖第二场氧化层（5‑2）；在MOS栅（8）顶部一部分、MOS栅（8）一侧面、栅氧化层（9）一侧面、前栅MOSFET的P型漏区（11）顶部一部分覆盖第三场氧化层（5‑3）；在前栅MOSFET的P型漏区（11）顶部一部分、深沟槽隔离区（4‑2）顶部全部覆盖第四场氧化层（5‑4）；前栅MOSFET的P型源区（3）顶部的其余部分覆盖金属层作为源电极（6），源电极（6）覆盖部分第一场氧化层（5‑1）的顶部、部分第二场氧化层（5‑2）的顶部；MOS栅（8）顶部的其余部分覆盖金属层作为栅电极（7），栅电极（7）覆盖部分第二场氧化层（5‑2）的顶部、部分第三场氧化层（5‑3）的顶部；前栅MOSFET的P型漏区（11）顶部的其余部分覆盖金属层作为漏电极（10），漏电极（10）覆盖部分第三场氧化层（5‑3）的顶部、部分第四场氧化层（5‑4）的顶部。...
【技术特征摘要】
【专利技术属性】
技术研发人员：刘军，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：浙江;33
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