一种结调制型隧穿场效应晶体管及其制备方法技术

本发明专利技术公开了一种结调制型隧穿场效应晶体管及其制备方法，属于CMOS超大集成电路（ULSI）中的场效应晶体管逻辑器件与电路领域。该隧穿场效应晶体管利用垂直沟道区三面包围的高掺杂源区提供的PN结能有效耗尽沟道区，使得栅下表面沟道能带提高，当器件发生带带隧穿时能获得比传统TFET更陡的能带和更窄的隧穿势垒宽度，等效实现了陡直的隧穿结掺杂浓度梯度的效果，从而大幅提高传统TFET的亚阈特性并同时提升器件的导通电流。本发明专利技术在与现有的CMOS工艺兼容的条件下，一方面有效地抑制了器件的双极导通效应，同时能抑制小尺寸下源结边角处的寄生隧穿电流，能等效实现陡直的源结掺杂浓度的效果。

【技术实现步骤摘要】

本专利技术属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及。
技术介绍
在摩尔定律的驱动下，传统MOSFET的特征尺寸不断缩小，如今已经到进入纳米尺度，随之而来，器件的短沟道效应等负面影响也愈加严重。漏致势垒降低、带带隧穿等效应使得器件关态漏泄电流不断增大，同时，传统MOSFET的亚阈值斜率受到热电势的限制无法随着器件尺寸的缩小而同步减小，由此增加了器件功耗。功耗问题如今已经成为限制器件等比例缩小的最严峻的问题。为了能将器件应用在超低压低功耗领域，采用新型导通机制而获得超陡亚阈值斜率的器件结构和工艺制备方法已经成为小尺寸器件下大家关注的焦点。近些年来研究者们提出了一种可能的解决方案，就是采用隧穿场效应晶体管(TFET)。TFET不同于传统M0SFET，其源漏掺杂类型相反，利用栅极控制反向偏置的P-1-N结的带带隧穿实现导通，能突破传统MOSFET亚阈值斜率60mV/dec的限制，并且其漏电流非常小。TFET具有低漏电流、低亚阈值斜率、低工作电压和低功耗等诸多优异特性，但由于受源结隧穿几率和隧穿面积的限制，TFET面临着开态电流小的问题，远远比本文档来自技高网...

【技术保护点】
一种隧穿场效应晶体管，包括一个半导体衬底（1）、一个垂直沟道区（2）、一个高掺杂源区（4）、一个低掺杂漏区（8）、一个栅介质层（5）和一个控制栅（6），以及与控制栅（6）相连的栅电极（9），与高掺杂源区（4）连接的源电极（10）和与低掺杂漏区（8）连接的漏电极（11），其特征在于，半导体衬底（1）的上方为垂直沟道区（2），垂直沟道区（2）呈长方体状；垂直沟道区（2）的下方一侧为栅介质层（5）和控制栅（6），其它侧面为高掺杂源区（4），低掺杂漏区（8）位于垂直沟道区（2）的顶端，低掺杂漏区（8）和控制栅（6）之间为隔离区（7），低掺杂漏区（8）和高掺杂源区（4）掺有不同掺杂类型的杂质，且低掺杂漏...

【技术特征摘要】
1.一种隧穿场效应晶体管，包括一个半导体衬底(I)、一个垂直沟道区(2)、一个高掺杂源区(4)、一个低掺杂漏区(8)、一个栅介质层(5)和一个控制栅(6)，以及与控制栅(6)相连的栅电极(9)，与高掺杂源区(4)连接的源电极(10)和与低掺杂漏区(8)连接的漏电极(11)，其特征在于，半导体衬底(I)的上方为垂直沟道区(2)，垂直沟道区(2)呈长方体状；垂直沟道区(2)的下方一侧为栅介质层(5)和控制栅(6)，其它侧面为高掺杂源区(4)，低掺杂漏区(8)位于垂直沟道区(2)的顶端，低掺杂漏区(8)和控制栅(6)之间为隔离区(7)，低掺杂漏区(8)和高掺杂源区(4)掺有不同掺杂类型的杂质，且低掺杂漏区(8)的掺杂浓度在5 X IO17CnT3至I X IO19CnT3之间，高掺杂源区(4)的掺杂浓度在I X IO19CnT3至I X IO21CnT3之间。2.如权利要求1所述的隧穿场效应晶体管，其特征在于，半导体衬底(I)的掺杂浓度在I X IO14Cm 3 至 I X IO17Cm 3 之间。3.如权利要求1所述的隧穿场效应晶体管，其特征在于，垂直沟道区(2)的长和宽相等，且小于一倍的源耗尽层宽度，源耗尽层宽度的范围为25nm-1.5um，垂直沟道区(2)的高大于垂直沟道区(2)的长和宽，垂直沟道区(2)的高度和宽的比例为1.5:1-5:1。4.如权利要求1所述的隧穿场效应晶体管，其特征在于，低掺杂漏区(8)和控制栅(6)之间的垂直距离为IOnm-1 iim。5.一种制备权利要求1所述的隧穿场效应晶体管...

【专利技术属性】
技术研发人员：黄如，黄芊芊，吴春蕾，王佳鑫，詹瞻，王阳元，
申请(专利权)人：北京大学，
类型：发明
国别省市：