单节点多CPU的加载方法、NC芯片及CPU技术

本发明专利技术实施例提供一种单节点多CPU的加载方法、NC芯片及CPU。该方法通过NC芯片接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。从而提高了单节点的启动时间。

【技术实现步骤摘要】
单节点多CPU的加载方法、NC芯片及CPU
本专利技术实施例涉及服务器技术，尤其涉及一种单节点多中央处理器（CentralProcessingUnit，简称：CPU）的加载方法、节点控制器（NodeController，简称：NC）芯片及CPU。
技术介绍
高速缓存一致性非均匀存储访问（CacheCoherenceNon-UniformMemoryAccess，简称：CC-NUMA）系统是目前应用于大规模并行计算机设计中一种重要的系统结构。在CC-NUMA结构中，多个CPU通过高速总线与NC芯片互联，多个CPU之间也通过高速总线互联，构成一个处理节点。通常，基本输入输出系统（BasicInputOutputSystem，简称：BIOS）程序挂载在主CPU下，在单节点上电启动过程中，主CPU先将BIOS程序加载到内存，并执行BIOS程序完成主CPU的初始化；在完成主CPU的初始化后，主CPU通过高速总线将BIOS程序通过命令发送给相邻CPU，使相邻CPU加载BIOS程序完成初始化，从而完成所有CPU的初始化，节点正常启动。然而，当节点内的CPU较多时，主CPU需要依次启动多个CPU，整个节点的启动时间较长。
技术实现思路
本专利技术实施例提供一种单节点多CPU的加载方法、NC芯片及CPU，以提高单节点的启动时间。第一方面，本专利技术实施例提供一种单节点多中央处理器CPU的加载方法，包括：节点控制器NC芯片接收第一CPU发送的基本输入输出系统BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。在第一方面的第一种可能的实现方式中，所述NC芯片获取与第二CPU之间的拓扑关系之前，还包括：所述NC芯片接收所述第一CPU发送的链路建立请求，并根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；所述NC芯片向所述第一CPU发送链路建立响应；相应的，所述NC芯片接收第一CPU发送的BIOS信息，包括：所述NC芯片接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息。结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第二CPU的数量为至少一个。第二方面，本专利技术实施例提供一种单节点多中央处理器CPU的加载方法，包括：第一CPU向节点控制器NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；所述第一CPU接收所述NC芯片发送的链路建立响应；所述第一CPU通过所述高速互联总线链路向所述NC芯片发送基本输入输出系统BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU。在第二方面的第一种可能的实现方式中，所述第一CPU向所述NC发送链路建立请求之前，还包括：所述第一CPU加载所述BIOS程序，完成所述第一CPU的初始化。第三方面，本专利技术实施例提供一种节点控制器NC芯片，包括：接收模块，用于接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；处理模块，用于获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；发送模块，用于通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。在第三方面的第一种可能的实现方式中，所述接收模块还用于接收所述第一CPU发送的链路建立请求，所述处理模块还用于根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；所述发送模块还用于向所述第一CPU发送链路建立响应；所述接收模块具体用于接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息。结合第三方面或第三方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第二CPU的数量为至少一个。第四方面，本专利技术实施例提供一种中央处理器CPU，包括：发送模块，用于向节点控制器NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；接收模块，用于接收所述NC芯片发送的链路建立响应；所述发送模块还用于通过所述高速互联总线链路向所述NC芯片发送BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU。在第四方面的第一种可能的实现方式中，所述CPU还包括处理模块，用于加载所述BIOS程序，完成所述第一CPU的初始化。本专利技术实施例提供的单节点多CPU的加载方法、NC芯片及CPU，通过NC芯片接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。从而提高了单节点的启动时间。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术单节点多CPU的加载方法实施例一的流程图；图2为本专利技术单节点多CPU的加载方法实施例二的流程图；图3为本专利技术单节点多CPU的加载方法实施例三的流程图；图4为本专利技术单节点多CPU的加载方法的应用场景示意图；图5为本专利技术NC芯片实施例一的结构示意图；图6为本专利技术CPU实施例一的结构示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1为本专利技术单节点多CPU的加载方法实施例一的流程图。如图1所示，本实施例提供的方法具体可以由NC芯片执行，本实施例提供的方法可以包括：步骤101、NC芯片接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示。具体的，所述第一CPU可以为主CPU，所述BIOS程序挂载在所述主CPU下，在单节点上电启动时，所述主CPU将所述BIOS程序加载到内存，执行BIOS程序以完成所述本文档来自技高网...

【技术保护点】
一种单节点多中央处理器CPU的加载方法，其特征在于，包括：节点控制器NC芯片接收第一CPU发送的基本输入输出系统BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。

【技术特征摘要】
1.一种单节点多中央处理器CPU的加载方法，其特征在于，包括：节点控制器NC芯片接收第一CPU发送的基本输入输出系统BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。2.根据权利要求1所述的方法，其特征在于，所述NC芯片获取与第二CPU之间的拓扑关系之前，还包括：所述NC芯片接收所述第一CPU发送的链路建立请求，并根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；所述NC芯片向所述第一CPU发送链路建立响应；相应的，所述NC芯片接收第一CPU发送的BIOS信息，包括：所述NC芯片接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息。3.根据权利要求1或2所述的方法，其特征在于，所述第二CPU的数量为至少一个。4.一种单节点多中央处理器CPU的加载方法，其特征在于，包括：第一CPU向节点控制器NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；所述第一CPU接收所述NC芯片发送的链路建立响应；所述第一CPU通过所述高速互联总线链路向所述NC芯片发送基本输入输出系统BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU。5.根据权利要求4所述的方法，其特征在于，所述第一CPU向所述NC芯片发...

【专利技术属性】
技术研发人员：宛江明，吴聿旻，黄平，
申请(专利权)人：杭州华为数字技术有限公司，
类型：发明
国别省市：