【技术实现步骤摘要】
【国外来华专利技术】在动态随机存取存储器中提供高速缓存标记的机制和技术
本专利技术的实施例涉及动态随机存取存储器(DRAM)作为高速缓冲存储器的使用。更 具体地,本专利技术的实施例涉及在用作高速缓冲存储器的标准DRAM中提供高速缓存标记的 技术。
技术介绍
多年以来,高速缓冲存储器系统的一般用途在计算技术中已经被熟知。目前的高 速缓冲存储器系统是典型的多级高速缓存系统,其中不同的高速缓存等级具有不同的尺寸 并且物理上位于不同的地方。在一些较大的系统中,可以利用动态随机存取存储器(DRAM) 作为该高速缓冲存储器系统的至少一个等级。与高速缓冲存储器结构相关联的一个挑战是也必须存储诸如标记的与标记行相 关联的信息。对于专用的硬件高速缓冲存储器结构,可以将这一相关联的信息与相对应的 高速缓存行分离地存储。然而,这一策略可能阻止标准DRAM模块在高速缓冲存储器系统中 使用。【附图说明】在附图中通过示例而非限制的方式来说明本专利技术的实施例,附图中类似的附图标 记指代类似的元件。图1是可以用于向和自物理存储器设备传输数据的高速缓存行的数据布置的一 个实施例的概念说明。图2是可以与图1的数据配置一起使用的一种存储器组织的概念图。图3是电子系统的一个实施例的框图。【具体实施方式】在下面的描述中阐释了大量的具体细节。然而,可以在没有这些具体细节的情况 下来实践本专利技术的实施例。在其它实例中,没有详细地示出公知的电路、结构和技术,以便 不混淆对本说明书的理解。传统上,高速缓存要求对于高速缓存标记的分离或隔离的存储。分离的标记和数 据存储由于优化的存储器组织而经常利用不同的ECC方案。 ...
【技术保护点】
一种装置,包括:处理器核心;耦接到所述处理器核心的总线;经由所述总线与所述处理器核心耦接的动态随机存取存储器(DRAM),所述DRAM操作为用于所述处理器核心的高速缓冲存储器,所述处理器核心向所述DRAM传输作为偶数和奇数比特对的数据块,所述数据块具有N个纠错码(ECC)比特和11*N个数据比特。
【技术特征摘要】
【国外来华专利技术】2011.04.01 US 13/078,7041.一种装置,包括:处理器核心;耦接到所述处理器核心的总线;经由所述总线与所述处理器核心耦接的动态随机存取存储器(DRAM),所述DRAM操作为用于所述处理器核心的高速缓冲存储器,所述处理器核心向所述DRAM传输作为偶数和奇数比特对的数据块,所述数据块具有N个纠错码(ECC)比特和11*N个数据比特。2.如权利要求1所述的装置,其中,N等于12。3.如权利要求2所述的装置,其中,所述处理器核心使两个或更多个高速缓存行存储在存储器页中,聚合到一起的标记比特位于所述页内。4.如权利要求3所述的装置,其中,所述存储器页中的高速缓存行的数目为四。5.如权利要求3所述的装置,其中,每一个高速缓存行包括数据块,包括位于所述页的开始处的四个标记字节的所述存储器的页、以及被存储为所述页的每第八字节的一部分的用于每一个高速缓存行的ECC比特。6.如权利要求1所述的装置,其中,经由划分的码空间来构造ECC码。7.如权利要求6所 述的装置,其中,通过首位非零数字值来划分所述划分的码空间。8.如权利要求7所述的装置,其中,数目基数为4。9.一种方法,包括:将动态随机存取存储器(DRAM)操作为与处理器核心耦接的高速缓冲存储器;利用所述处理器核心向所述DRAM传输作为偶数和奇数比特对的数据块,所述数据块具有N个纠错码(ECC)比特和11*N个数据比特;并且使两个或更多个高速缓存行存储在存储器页中,聚合到一起的标记比特位于所述页内。10.如权利要求9所述的方法,其中,N等于12。11.如权利要求9所述的方法,其中,所述存储器页中的高速缓存行的数目为四。12.如权利要求11所述的方法,其中,每一个高速缓存行包括数据块、包括位于所述页的开始处的四个标记字节的所述存储器的页、以及被存储为所述页的每第八字节的一部分的用于每一个高速缓存行的ECC比特。13.如权利要求9所述的方法,其中,经由划分的码空间来构造ECC码。14.如权利要求13所述的方法,其中,通过首位非零数字值来划分所述划...
【专利技术属性】
技术研发人员:D·S·麦金尼斯,C·S·赫德尔斯顿,R·阿加瓦尔,M·R·津哈马尼,
申请(专利权)人:英特尔公司,
类型:
国别省市:
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