一种带防出错机制的鉴相倍频逻辑电路制造技术

本发明专利技术公开了一种带防出错机制的鉴相倍频逻辑电路，包括鉴相倍频模块、鉴相信号滤波模块和倍频信号调理模块，鉴相倍频模块包括五个D触发器，三个异或门，一个非门；鉴相信号滤波模块包括三个D触发器，三个与非门，一个异或门，该模块的输入端分别接收初始鉴相信号，时钟信号及复位信号，输出鉴相信号；倍频信号调理模块包括六个D触发器，该模块的输入端分别接收初始倍频信号、时钟信号及复位信号，输出倍频信号。本发明专利技术将初始倍频信号反向后作为鉴相信号时钟输入，有效解决D触发器错误触发问题；在鉴相倍频模块基础上结合滤波模块和调理模块，有效解决了精准信号通过鉴相倍频模块后引起的信号毛刺、时间延迟及未启动电路时不正确输出的问题。

【技术实现步骤摘要】
一种带防出错机制的鉴相倍频逻辑电路
本专利技术涉及一种基于数据采集处理的直流电机反馈系统领域的鉴相倍频逻辑电路。
技术介绍
在直流电机的反馈控制系统检测环节中，常由光电编码器检测直流电机的转速和方向。电机旋转时，光栅盘与电机同时旋转，光电编码器检测输出脉冲信号，通过计算处理脉冲信号就能获得电机的转速和方向。精度越高，每秒获得脉冲数量越多。光电编码器可应用于多种电机的反馈控制，如无刷直流电机(BLDC)、开关磁阻电机(SRD)、交流感应电机(ACIM)等。典型的增量式光电编码器通常由光源(发射模块)、码盘、光栅(检测模块)和转换电路组成，并提供A相、B相和C相(原点脉冲)三路输出。通过逻辑电路对光电编码器的输出脉冲进行解码，可获得电机的运动信息，包括转速和方向。其中，A相和B相之间的相位关系可唯一确定电机的运动方向。如果A超前B相，那么电机的运动方向为正向。如果B相超前A相，那么电机的运动方向为反向。C相为原点脉冲，电机每转一圈产生一个脉冲，作为基准使用。光电编码器作为一种高精度的检测元件，输出信号也难免会出现一些噪声污染甚至时间延迟，这种情况严重影响了脉冲计数的准确性，从而影响整个控制系统的控制精度。因此在检测环节设计过程中往往加入信号滤波和鉴相倍频电路来消除影响，同时提高精度。但是忽略了基本鉴相倍频逻辑在时钟信号和A、B相同时达到上升沿的特殊情况以及精准的A、B相通过基本鉴相倍频电路容易产生信号毛刺、时间延迟及未启动电路错误输出的问题。而且，采用硬件电路往往会产生新的干扰因素，且占用电路板空间、灵活性不强。因此，有必要设计一种能够精确输出的带防出错机制的改进型鉴相倍频逻辑电路。
技术实现思路
本专利技术所要解决的技术问题是，针对现有技术不足，提供一种带防出错机制的鉴相倍频逻辑电路，解决现有电路忽略的精准信号经过基本鉴相模块会产生噪声及延迟、未启动电路时不正确输出的问题。为解决上述技术问题，本专利技术所采用的技术方案是：一种带防出错机制的鉴相倍频逻辑电路，包括鉴相倍频模块，所述鉴相倍频模块包括五个D触发器、非门、三个异或门，第一D触发器和第二D触发器的输入端输入外部信号，其中第四D触发器和第五D触发器的时钟输入端接外部时钟信号，五个D触发器的使能输入端均接外部使能信号；第一D触发器输出端与第三D触发器输入端连接，第三D触发器输出端与第二异或门一个输入端连接；所述第二异或门另一个输入端与第二D触发器输出端连接；第一D触发器、第二D触发器和第三D触发器的时钟输入端均与非门输出端连接；所述外部信号输入第一异或门的两个输入端，所述第一异或门输出端与第三异或门的一个输入端、第四D触发器的输入端连接；所述第三异或门的另一个输入端与第五D触发器输出端连接；所述第五D触发器输入端与第四D触发器输出端连接；所述鉴相倍频模块连接有鉴相信号滤波模块和倍频信号调理模块；所述倍频信号调理模块包括依次连接的3～8个D触发器，所述非门输出端、第三异或门输出端与所述倍频信号调理模块的第一个D触发器输入端连接，所述倍频信号调理模块中的所有D触发器的时钟输入端均与外部时钟信号相连，所述倍频信号调理模块中的所有D触发器的使能输入端均与外部使能信号相连；所述鉴相信号滤波模块包括三个D触发器、三个与非门和第四异或门，所述第二异或门输出端与所述鉴相信号滤波模块的第一个D触发器输入端连接，所述鉴相信号滤波模块的三个D触发器时钟输入端均与外部时钟信号相连，所述鉴相信号滤波模块的三个D触发器使能输入端均与外部使能信号相连；所述鉴相信号滤波模块的第三个D触发器输出端与第二与非门一个输入端连接，所述第二与非门另一个输入端与所述第四异或门输出端连接，所述第四异或门两个输入端、第一与非门两个输入端均分别并联接入所述鉴相信号滤波模块相邻的两个D触发器之间；所述第一与非门输出端、第二与非门输出端与分别第三与非门两个输入端连接。所述倍频信号调理模块包括六个D触发器。与现有技术相比，本专利技术所具有的有益效果为：本专利技术具有D触发器防出错机制，经过将初始鉴相信号送入非门后作为D触发器的时钟输入端，可以有效防止D触发器时钟信号与D输入端A、B相信号产生冲突，防止D触发器锁存信号出错；本专利技术具有鉴相信号滤波功能，经过三个D触发器、一个异或门和三个与非门作用来消除初始鉴相信号中的噪声及修正其时间延迟。信号经过第一个D触发器后送入第二个D触发器，第二个D触发器输出信号送入第三个D触发器，同时，第一个D触发器输出信号与第二个D触发器输出信号同时送入异或门和第一个与非门，第三个D触发器输出信号和异或门输出信号送入第二个与非门，第一个与非门输出信号和第二个与非门输出信号送入第三个与非门，得到最终鉴相信号。即信号在D触发器延迟作用和异或门、与非门的作用下消除初始鉴相信号中的噪声并修正延迟，有效解决了当前技术忽略的精准信号经过基本鉴相模块会产生噪声及延迟的问题；本专利技术具有倍频信号调理功能，经过六个D触发器作用来滤除初始倍频信号中的不准确信号。信号经过第一个D触发器送入第二个D触发器，第二个D触发器的输出信号送入第三个D触发器，第三个D触发器的输出信号送入第四个D触发器，第四个D触发器的输出信号送入第五个D触发器，第五个D触发器的输出信号送入第六个D触发器，得到最终倍频信号。即信号在D触发器延迟作用下消除reset信号为时不正确输出及调理脉冲信号，有效解决了当前技术忽略的精准信号经过基本倍频模块会产生延迟及未启动电路错误输出的问题；本专利技术将鉴相倍频和滤波调理电路相结合，系统精度高，电路简单可靠，可以有效解决基本鉴相倍频逻辑电路在时钟信号和A、B相同时达到上升沿的特殊情况造成的D触发器触发出错的问题以及精准的A、B相通过基本鉴相倍频电路容易产生信号毛刺、时间延迟及未启动电路错误输出的问题。该逻辑电路可以下载至可编程芯片，如CPLD或FPGA等，在线调试方便，性能可靠，使用价值极高。附图说明图1为本专利技术结构框图；图2为本专利技术一实施例鉴相倍频模块原理图；图3为本专利技术一实施例倍频信号调理模块原理图；图4为本专利技术一实施例鉴相信号滤波模块原理图；图5为本专利技术一实施例鉴相倍频模块仿真波形示意图；图6为本专利技术一实施例鉴相信号滤波模块仿真波形示意图；图7为本专利技术一实施例倍频信号调理模块仿真波形示意图；具体实施方式如图1所示，本专利技术一实施例包括鉴相倍频模块，所述鉴相倍频模块连接有鉴相信号滤波模块和倍频信号调理模块。鉴相倍频模块用到了五个D触发器，三个异或门，一个非门。鉴相部分用到了三个D触发器，一个异或门和一个非门，倍频部分用到了两个D触发器和两个异或门。鉴相部分工作原理为，信号经过D触发器延迟后送入异或门运算，得到初始鉴相信号，D触发器时钟信号为初始倍频信号反向后的信号。倍频部分工作原理为，信号经过异或门运算后，分两路分别送入异或门和两个D触发器延迟，D触发器延迟后送入异或门与第一次经过异或门运算的信号进行运算，得到初始倍频信号。鉴相信号滤波模块用到了三个D触发器，三个与非门，一个异或门。信号经过三个D触发器时，逐个延迟，将延迟后的两路信号分别进行异或运算和与非运算，再将第三个D触发器输出的延迟信号与异或运算后的信号进行与非运算，将两次与非运算后的信号进行与非运算，得到最终鉴相信号。初始鉴相信号中的噪声及时间延本文档来自技高网...

【技术保护点】
一种带防出错机制的鉴相倍频逻辑电路，包括鉴相倍频模块，所述鉴相倍频模块包括五个D触发器、非门、三个异或门，第一D触发器和第二D触发器的输入端输入外部信号，其中第四D触发器和第五D触发器的时钟输入端接外部时钟信号，五个D触发器的使能输入端均接外部使能信号；第一D触发器输出端与第三D触发器输入端连接，第三D触发器输出端与第二异或门一个输入端连接；所述第二异或门另一个输入端与第二D触发器输出端连接；其特征在于，第一D触发器、第二D触发器和第三D触发器的时钟输入端均与非门输出端连接；所述外部信号输入第一异或门的两个输入端，所述第一异或门输出端与第三异或门的一个输入端、第四D触发器的输入端连接；所述第三异或门的另一个输入端与第五D触发器输出端连接；所述第五D触发器输入端与第四D触发器输出端连接；所述鉴相倍频模块连接有鉴相信号滤波模块和倍频信号调理模块；所述倍频信号调理模块包括依次连接的3～8个D触发器，或门输出端与所述倍频信号调理模块的第一个D触发器输入端连接，所述倍频信号调理模块中的所有D触发器的时钟输入端均与外部时钟信号相连，所述倍频信号调理模块中的所有D触发器的使能输入端均与外部使能信号相连；所述鉴相信号滤波模块包括三个D触发器、三个与非门和第四异或门，所述第二异或门输出端与所述鉴相信号滤波模块的第一个D触发器输入端连接，所述鉴相信号滤波模块的三个D触发器时钟输入端均与外部时钟信号相连，所述鉴相信号滤波模块的三个D触发器使能输入端均与外部使能信号相连；所述鉴相信号滤波模块的第三个D触发器输出端与第二与非门一个输入端连接，所述第二与非门另一个输入端与所述第四异或门输出端连接，所述第四异或门两个输入端、第一与非门两个输入端均分别并联接入所述鉴相信号滤波模块相邻的两个D触发器之间；所述第一与非门输出端、第二与非门输出端与分别第三与非门两个输入端连接。...

【技术特征摘要】
1.一种带防出错机制的鉴相倍频逻辑电路，包括鉴相倍频模块，所述鉴相倍频模块包括五个D触发器、非门、三个异或门，第一D触发器的输入端输入鉴相倍频的A路信号，第二D触发器的输入端输入鉴相倍频的B路信号其中第四D触发器和第五D触发器的时钟输入端接外部时钟信号，五个D触发器的使能输入端均接外部使能信号；第一D触发器输出端与第三D触发器输入端连接，第三D触发器输出端与第二异或门一个输入端连接；所述第二异或门另一个输入端与第二D触发器输出端连接；其特征在于，第一D触发器、第二D触发器和第三D触发器的时钟输入端均与非门输出端连接；所述鉴相倍频的A、B两路信号输入第一异或门的两个输入端，所述第一异或门输出端与第三异或门的一个输入端、第四D触发器的输入端连接；所述第三异或门的另一个输入端与第五D触发器输出端连接；所述第五D触发器输入端与第四D触发器输出端连接；所述第三异或门的输出信号送入所述非门的输入端；初始倍频信号pulse1送入所述非门的输入端；所述鉴相倍频模块连接有鉴相信号滤波模块和倍频信号调理模块；鉴相倍频模块输出为初始鉴相信号dir1和初始倍频信号pulse1；鉴相信号滤波模块接收初始鉴相信号dir1，倍频信号调理模块接收初始倍频信号pulse1；鉴相信号滤波模块输出鉴相信号dir，倍频信号调理模块输出四倍频信号pulse；所述倍频信号调理模块包括依次连接的6个D触发器，第六D触发器的输出端与第八D触发器的D输入端相连，第八D触发器的输出端与第十D触发器的D输入端相连，第十D触发器的输出端与第...

【专利技术属性】
技术研发人员：陈鑫，徐斌，刘仁辉，吴敏，曹卫华，
申请(专利权)人：中南大学，
类型：发明
国别省市：