具有速率匹配的高计算效率的卷积编码制造技术

一种差错编码电路，包括：非系统性卷积编码器，用于对输入比特流进行编码以产生两组或更多组奇偶校验比特；交织器电路，用于对每组奇偶校验比特内的奇偶校验比特进行交织；以及速率匹配电路，用于输出选定数目的交织的按组排序的奇偶校验比特以获得期望码率。

【技术实现步骤摘要】
具有速率匹配的高计算效率的卷积编码相关申请的交叉引用本申请要求2007年6月8日提交的申请号为60/942,770的美国临时申请的优先权，该临时申请的公开内容通过引用结合到本文中。
本专利技术一般地涉及用于移动通信网络的差错编码(errorcoding)，并且更具体地涉及一种具有速率匹配的高计算效率的卷积编码的方法和设备。
技术介绍
速率匹配是一种在移动通信系统中用以将编码器(例如卷积编码器或turbo编码器)的码率与通信信道的数据传输速率进行匹配的技术。速率匹配典型地包括对编码器输出的编码比特进行删余(puncture)或者重复来匹配通信信道的数据传输速率。速率匹配允许单个编码器用于多个具有不同数据传输速率的数据信道。在传统的速率匹配电路中，编码器接收输入比特流并且生成两个或更多编码比特流。交织器对每个编码比特流进行交织。速率匹配电路对每个交织的比特流中的编码比特进行比特复用(bit-multiplex)，并且输出单个比特流到发射机，该单个比特流具有期望数目的比特以匹配通信信道的数据传输速率。由速率匹配电路所执行的比特复用对来自所有交织的比特流的交织比特进行混杂。如果编码器输出的比本文档来自技高网...

【技术保护点】
一种差错编码电路，包括：非系统性卷积编码器，用于对输入比特流进行编码以产生两组或更多组奇偶校验比特；交织器电路，用于对每组奇偶校验比特内的奇偶校验比特进行交织；以及速率匹配电路，用于输出选定数目的所述交织的按组排序的奇偶校验比特以获得期望码率。

【技术特征摘要】
2007.06.08 US 60/942,7701.一种差错编码电路，包括：非系统性卷积编码器，用于对输入比特流进行编码以产生两组或更多组奇偶校验比特；交织器电路，用于对每组奇偶校验比特内的奇偶校验比特进行交织；以及速率匹配电路，用于输出选定数目的所述交织的按组排序的奇偶校验比特以获得期望码率，其中所述速率匹配电路包括组复用电路，而且所述速率匹配电路能够按组排序来删余或重复交织的奇偶校验比特中的一些，以使所述选定数目与所述期望码率相匹配。2.如权利要求1所述的差错编码电路，其中所述速率匹配电路包括循环缓冲器以用于存储所述交织的按组排序的奇偶校验比特。3.如权利要求1所述的差错编码电路，其中所述交织器电路被配置为对每组奇偶校验比特应用相同的交织。4.如权利要求1所述的差错编码电路，其中所述交织器电路被配置为对每组奇偶校验比特应用不同的交织。5.如权利要求1所述的差错编码电路，其中所述速率匹配电路在输出每组内偶数位的奇偶校验比特之前输出奇数位的奇偶校验比特。6.如权利要求5所述的差错编码电路，其中所述交织器电路被配置为对奇偶校验比特进行排序以使得在每组奇偶校验比特内奇数位的奇偶校验比特在偶数位的奇偶校验比特之前。7.如权利要求6所述的差错编码电路，其中所述交织器电路实施反转位反转次序的交织器以用于列置换。8.如权利要求6所述的差错编码电路，其中所述交织器电路实施循环移位位反转次序的交织器以用于列置换。9.如权利要求6所述的差错编码电路，其中...

【专利技术属性】
技术研发人员：JF程，
申请(专利权)人：艾利森电话股份有限公司，
类型：发明
国别省市：