一种流水线化的组合式伪随机数发生器制造技术

本发明专利技术属于伪随机数序列高速生成领域，具体涉及一种流水线化的组合式伪随机数发生器。流水线化的组合式伪随机数发生器，包括随机数据源模块，“0”、“1”序列生成模块，扰乱排序模块，SHA_1发散模块和伪随机序列存储器模块。本发明专利技术基于流水线化的组合式伪随机数发生器经过测试，验证了能够产生具有更好的统计特性和更高的安全性的随机数序列，并且设计成本较为低廉，能够提高应用于芯片加密以及计算机仿真等领域的效率。

【技术实现步骤摘要】
一种流水线化的组合式伪随机数发生器
本专利技术属于伪随机数序列高速生成领域，具体涉及一种流水线化的组合式伪随机数发生器。
技术介绍
在信息安全、加密芯片、数字电路自动测试生成和计算机仿真等应用中，都需要快速产生高质量的随机数序列。真随机数发生器易受外部电磁场影响，而且普遍存在着造价昂贵、实现复杂、产生随机数速率低等问题，只在信息安全领域中某些对数据随机性要求非常严格的特定方向有一定应用。伪随机数发生器不需要外部特殊硬件、实现简单、产生随机数的速度快等优点，克服了真随机数的弊端，在集成电路自动测试生成（ATPG，AutomaticTestPatternGeneration）、计算机仿真等对随机性要求不那么严格的应用领域中得到广泛应用。而且，通过对初始种子的优选并在随机数的产生过程引入一些不确定因素，可以增强伪随机数发生器的不可预测性，可以产生能够满足一定安全需求的具有良好的统计特性的随机数序。伪随机数发生器一般使用给定的初始种子通过确定的算法计算出伪随机数序列。其随机性的好坏直接影响测试过程收敛速度或计算机仿真结果的优劣，即随机数发生器产生的随机序列的质量是至关重要的。伪随机数发生器生本文档来自技高网...

【技术保护点】
一种流水线化的组合式伪随机数发生器，包括随机数据源模块，“0”、“1”序列生成模块，扰乱排序模块，SHA_1发散模块和伪随机序列存储器模块，其特征在于：随机数据源模块包括：时间设置输入端、计数复位输入端、系统时钟输入端；7个输出端，其中0至6输出端与“0”、“1”序列生成模块的生成随机种子模块的输入端相连接，0至6输出端还与扰乱排序模块的生成增量模块的数据输入端相连接，5至6输出端还与“0”、“1”序列生成模块的选择乘子模块的输入端相连接，输入端传递给随机数据源模块接收到输入端传递的时间设置信号、计数复位信号和系统时钟信号，由随机数据源模块中的计数器通过输出端输出计数值，计数器的秒位最高计数为...

【技术特征摘要】
1.一种流水线化的组合式伪随机数发生器，包括随机数据源模块，“0”、“1”序列生成模块，扰乱排序模块，SHA_1发散模块和伪随机序列存储器模块，其特征在于：随机数据源模块包括：时间设置输入端、计数复位输入端、系统时钟输入端；7个输出端，其中0至6输出端与“0”、“1”序列生成模块的生成随机种子模块的输入端相连接，0至6输出端还与扰乱排序模块的生成增量模块的数据输入端相连接，5至6输出端还与“0”、“1”序列生成模块的选择乘子模块的输入端相连接，选择乘子模块的输入端将接收到时间设置输入端、计数复位输入端、系统时钟输入端传递的时间设置信号、计数复位信号和系统时钟信号传递给随机数据源模块，由随机数据源模块中的计数器通过输出端输出计数值，计数器的秒位最高计数为1，用1个二进制数表示，其它6位要分别表示十进制的0到9，各用4位二进制数表示；系统时钟通过随机数据源模块中的分频系统进行分频，生成频率为106Hz的微秒时钟进行时钟计数，时钟计数时判断输入的计数复位是否有效，如果有效则对计数器进行清零复位，判断输入的时间设置是否有效，如果有效则进行时间设置，若无任何外部输入信号有效时，计数器在微秒时钟的作用下进入工作状态，开始翻转计数，每过1微秒，则微秒位加1，到9进位，当加到999后自动清零，同时毫秒位加1，到9进位，当加到毫秒位达到999后自动清零，同时秒位加1，当从秒到微秒的计数值达到1999999后，所有计数位清零，开始重新计数；计数复位用于时钟计数器清零；在“0”、“1”序列生成模块包括7个输入端和1个输出端，其中生成随机种子模块的输入端与随机数据源模块的7位输出端相连接，作为生成随机种子模块的参量产生随机种子，输出到“0”、“1”序列生成模块的移位寄存器中，产生8组数据，与选择乘子模块选择的8个乘子进行并行的乘法运算，输出的乘积结果对超素数M取模，再...

【专利技术属性】
技术研发人员：姚爱红，闫健，周文彬，雷磊，张建国，
申请(专利权)人：哈尔滨工程大学，
类型：发明
国别省市：