SET/MOS混合电路构成的选通逻辑电路制造技术

本发明专利技术涉及一种SET/MOS混合电路构成的选通逻辑电路，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源Vdd，栅极连接一基准电压Vpg，漏极作为所述选通逻辑电路的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压Vng，源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，背栅连接一背栅电压Vctrl，所述单电子晶体管包括三个输入端，且C1=2*C2=2*C3，其中，C1、C2和C3分别为所述第一输入端、第二输入端和第三输入端的电容。本发明专利技术具有极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅。

【技术实现步骤摘要】

【技术保护点】
一种SET/MOS混合电路构成的选通逻辑电路，包括一PMOS管、一NMOS管和一单电子晶体管，其特征在于：所述PMOS管的源极连接电源Vdd，所述PMOS管的栅极连接一基准电压Vpg，所述PMOS管的漏极作为所述选通逻辑电路的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压Vng，所述NMOS管的源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，所述单电子晶体管的背栅连接一背栅电压Vctrl，所述单电子晶体管包括三个输入端，且C1=2*C2=2*C3，其中，C1、C2和C3分别为所述第一输入端、第二输入端和第三输入端的电容。

【技术特征摘要】

【专利技术属性】
技术研发人员：魏榕山，陈锦锋，于志敏，何明华，
申请(专利权)人：福州大学，
类型：发明
国别省市：