本发明专利技术具有分段字线的热辅助闪存公开了一种存储器，其包括一阵列的存储器单元，存储器单元包括数行与数列，该阵列包括多条沿着列的分段字线。分段字线的所述段包括多条局部字线。多个第一开关与多个第二开关耦接至所述局部字线的对应第一与第二端。存储器包括电路，其耦接至第一与第二开关以连接多个偏压至所述局部字线，用以引发电流供热退火。该电路包括沿着对应的列的多对全局字线，多对全局字线包括：第一全局字线，于沿着相对应的列的局部字线上耦接至第一开关；及第二全局字线，于沿着相对应的列的局部字线上耦接至第二开关。存储器包括沿着对应的行的多条位线，其包括近端位线，耦接至全局位线。
【技术实现步骤摘要】
本专利技术属于闪存
，具体涉及具有分段字线的热辅助闪存。
技术介绍
闪存为一种类型的非易失性集成电路存储器技术。典型的闪存单元由一场效晶体管FET结构及一阻挡介电层所构成，FET结构具有由一通道隔开的源极及漏极，以及与通道隔开一电荷储存结构的栅极，电荷储存结构包括一隧道介电层、电荷储存层(浮动栅或介电)及一阻挡介电层。依据早期已知的电荷捕捉存储器设计(被称为SONOS装置)，源极、漏极及通道被形成于一硅衬底(S)中，隧道介电层是由氧化硅(O)所组成，电荷储存层是由氮化硅(N)所组成，阻挡介电层是由氧化硅(O)所组成，而栅极包括多晶硅(S)。更多先进的闪存技术已被发展，使用带隙工程隧穿介电材料于介电电荷捕捉单元中。一种带隙工程单元技术被称为BE-S0N0S,如Hang-Ting Lue等人说明于"Scaling Evaluation ofBE-SONOS NAND Flash Beyond20nm" ,2008 Symposium on VLSI technology, Digest ofPapers, June 2008, and in Η.T.Lue et al., IEDM Tech.Dig.,2005, pp.547-550。理想上是可以提供改善闪存的操作速度及耐久性的技术。
技术实现思路
本专利技术说明一种存储器装置，其包括用于对装置上的闪存单元进行热退火的资源。可应用一种用于操作闪存的方法，其包括执行读取、编程及擦除操作；及不是穿插在读取、编程及擦除操作之间，就是在读取、编程及擦除操作期间，对阵列中的存储器单元的电荷捕捉结构进行热退火。讨论于下的实验结果显示出，通过修理在编程及擦除循环期间所累积的损坏，适当的退火操作可改善耐久性。举例而言，通过周期性地对阵列中的存储器单元进行退火，可大幅地改善装置的有效耐久性，包括达成I百万循环及更多的耐久性循环性能。又，通过在操作期·间(例如在擦除操作期间)施加退火，可改善被影响的操作的性能。在譬如一擦除操作期间，热退火可辅助电子释放，并藉以改善擦除速度。集成电路存储器可利用字线驱动器及字线终端电路来实施，其因应于译码器电路及可选的其他控制电路以驱动对应的字线上电流。此电流可导致选择的字线的电阻式加热，其被传送至介电电荷捕捉结构以供退火操作用。此种及其他技术可被应用以允许退火操作的弹性运送。又，可使用一电路来实施一存储器，此电路通过施加一第一偏压至阵列中的字线上的一第一组隔开的位置，同时施加一不同于第一偏压的第二偏压至字线上的一第二组隔开的位置来操作，第一组隔开的位置是穿插在第二组隔开的位置的位置之间，藉以在导致字线之加热的第一与第二组的位置中的位置之间引发电流。说明于此的技术是适合与BE-S0N0S存储器技术及其他闪存技术一起使用。附图说明图1A至图1C是为了热退火操作而配置的介电电荷捕捉存储器单元的简化立体图。图2是为了热退火操作而配置的介电电荷捕捉单元的简化布局图。图3是为了热退火操作而配置的共通源极型NAND型存储器阵列的示意图。图4是为了热退火操作而配置的包括分段字线，闪存阵列的一集成电路存储器的方块图。图5为包括在行之间的绝缘充填沟道的NAND阵列的存储器单元的布局图。图6为沿着一字线而通过使用η通道装置的类似图5的NAND阵列的剖面图。图7为沿着垂直于一条通过包括上与下选择晶体管的单元通道的字线的NAND串行的简化剖面图。图8显示为热退火而配置的存储器单元的替代结构，包括为热隔离而配置在薄膜半导体本体上的介电电荷捕捉存储器单元。 图9为用于施加热退火循环的一种控制顺序的简化流程图。图10为用于施加热退火循环的另一种控制顺序的简化流程图。图11为用于施加热退火循环的又另一种控制顺序的简化流程图。图12为漏极电流对控制栅电压的曲线图，显示施加热退火的实验结果。图13为门限电压对编程/擦除循环次数的曲线图，显示施加热退火的实验结果。图14为在第一循环顺序之后，关于编程与擦除单元的门限电压分布的曲线图。图15为在跟随一热退火的一第二循环顺序之后，关于编程与擦除单元的门限电压分布的曲线图。图16为在十个循环与退火顺序之后，关于编程与擦除单元的门限电压分布的曲线图。图17为显示在第一循环顺序之后的编程与擦除条件的曲线图。图18为显示在跟随一热退火的一第二循环顺序之后的编程与擦除条件的曲线图。图19为显示在十个循环与退火顺序之后的编程与擦除条件的曲线图。图20显示电荷捕捉存储器单元于室温下以及于升高的温度下的擦除性能。图21为接受擦除操作的电荷捕捉存储器单元的估计退火时间的示意图。图22为分段字线闪存阵列(包括第全局字线、第二全局字线以及局部字线)的简化截面图。图23为显示在存储器阵列上方的第一全局字线与在存储器阵列下方的第二全局字线的存储器阵列的立体图。图24为显示在存储器阵列上方的第一全局字线以及在存储器阵列的下方的第二全局字线的存储器阵列的剖面图。图25为显示位于存储器阵列的同一侧的第一全局字线与第二全局字线两者的存储器阵列的立体图。图26Α为显示在存储器阵列的上方的第一全局字线与第二全局字线两者的存储器阵列的剖面图。图26Β为显示第一全局字线与第二全局字线两者在存储器阵列的上方呈紧密间距的存储器阵列的俯视图。图27A及图27B为显示替代分段字线译码电路配置的示意图。图27C及图27D显示关于沿着一对应列的局部字线的全局字线对的译码配置。图28为用于利用第一与第二全局字线施加热退火循环的控制顺序的简化流程图。图29为用于利用第一与第二全局字线施加热退火循环的另一控制顺序的简化流程图。图30为用于利用第一与第二全局字线施加热退火循环的又另一种控制顺序的简化流程图。图31为门限电压对退火脉冲宽度的曲线图，显示在热退火期间的门限电压漂移的实验结果。图32为次门坎斜率对退火脉冲宽度的曲线图，显示在热退火之后的次门坎恢复的实验结果。图33为转导对退火脉冲宽度的曲线图，显示在热退火期间的转导恢复的实验结果O图34为门限电压对编程/擦除循环次数的曲线图，显示热退火的实验结果。图35为次门坎 斜率对编程/擦除循环次数的曲线图，显示热退火的实验结果。图36为漏极电流对控制栅电压的曲线图，显示在编程/擦除循环期间同时施加热退火的IV曲线的实验结果。图37为门限电压对保持时间的曲线图，显示施加热退火的实验结果。图38是为了热退火操作而配置的浮动栅存储器单元的剖面图。图39是为了热退火操作而配置的纳米晶体存储器单元的剖面图。图40是为了热退火操作而配置的TANOS存储器单元的剖面图。图41是为了热退火操作而配置的MA-BES0N0S存储器单元的剖面图。图42是为了热退火操作而配置的FinFET存储器单元的剖面图。图43是为了热退火操作而配置的分离栅存储器单元的剖面图。图44是为了热退火操作而配置的另一个分离栅存储器单元的剖面图。图45是为了热退火操作而配置的SONOS存储器单元的剖面图。图46为一种分段字线NOR存储器阵列的一区段的简化视图，分段字线NOR存储器阵列包括第一全局字线、第二全局字线及局部字线。图47为一种分段字线虚接地存储器阵列的一区段的简化视图，分段字线虚接地存储器阵列包括第一全局字线、第二全局字线及局部字线。图48为一种分段字线AND存储器阵列的本文档来自技高网...
【技术保护点】
一种在一集成电路上的存储器，包括：一阵列的存储器单元，包括多行与多列，该阵列包括沿着所述列的多条分段字线；电路，连接多个偏压至所述分段字线的多段以引发电流供热退火用；以及多条位线，沿着对应的行。
【技术特征摘要】
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【专利技术属性】
技术研发人员：吕函庭，郭明昌，谢志昌，张国彬，萧逸璿，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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