用于生成最优半导体部件布局的方法和系统技术方案

根据一组设计规则生成半导体部件的最优布局的方法包括：对于包括一个或多个半导体部件的单位单元，生成多个结构，每一个都满足一些设计规则但不是所有设计规则。对于每个结构，检查作为单位单元的重复图案的布局是否满足剩余的设计规则。在满足所有设计规则的结构中，选择提供特性的最优值的结构来生成半导体部件的最优布局。

【技术实现步骤摘要】
用于生成最优半导体部件布局的方法和系统
本公开涉及用于生成最优半导体部件布局的方法和系统。
技术介绍
近来最小化集成电路(IC)的趋势导致消耗更少功率还以比以前更快的速度提供更多功能的较小器件。最小化工艺还导致更严格的制造规范。既满足制造规范又实现半导体器件的最优设计在低工艺节点处不存在问题。然而，在持续满足制造规范的同时实现设计优化在先进的工艺节点处变得更加具有挑战性。
技术实现思路
为解决上述问题，本专利技术提供了一种符合一组设计规则的生成半导体部件最优布局的方法，方法包括:对于包括一个或多个半导体部件的单位单元，生成多个配置，其中，多个配置中的每一个都满足设计规则中的一些但不是全部；对于每个配置，检查布局是否满足剩余的设计规则，其中，布局为单位单元的重复图案；以及在满足所有设计规则的配置中，选择提供特性的最优值的配置，用于生成半导体部件的最优布局。其中，不由设计规则来直接定义特性。其中，特性与半导体部件的电特性相关。该方法进一步包括:复制具有所选配置的单位单元，以获得最优布局。其中，在位于布局中的多个位置处的检查窗口内执行检查。其中，一些设计规则限定关于(i)每个半导体部件的尺寸和(ii)相邻半导体部件之间的间隔的限制，以及剩余设计规则限定(a)检查窗口和(b)关于检查窗口内的半导体部件的不同层的密度的限制。该方法进一步包括:基于所选配置生成半导体部件的布局；以及制造一半导体器件，半导体器件具有在所生成的布局中配置的半导体部件的区域。其中，半导体部件为金属氧化物半导体(MOS)电容器，以及特性的最优值为MOS电容器的最大电容效率。该方法进一步包括:复制具有所选配置的单位单元，以填充用于MOS电容器的区域，从而获得最优布局。其中，在位于区域中的多个位置处的检查窗口内执行检查。其中，在具有不同尺寸且位于区域中的多个位置处的检查窗口内执行检查。其中，每个MOS电容器都包括栅电极层和有源层，一些设计规则限定关于(i)每个MOS电容器的尺寸和(ii)相邻MOS电容器之间的间隔的限制，以及剩余设计规则限定(a)检查窗口和(b)关于检查窗口内的栅电极层和有源层的密度的限制。其中，每个MOS电容器都包括栅电极层和有源层，以及剩余设计规则限定(a)检查窗口和(b)关于检查窗口内的栅电极层和有源层中至少一个的密度的限制。其中，检查的步骤包括以下步骤中的至少一个:计算栅电极层的密度作为(i)检查窗口内的栅电极层的总面积与(ii)检查窗口的面积的比；或者计算有源层的密度作为(i)检查窗口内的有源层的总面积与(ii)检查窗口的面积的比。其中，生成的步骤包括:从配置中的一个到另一个，改变每个MOS电容器的栅电极层的面积、长度和宽度中的至少一个，以及从配置中的一个到另一个，改变相邻MOS电容器之间的间隔。该方法进一步包括:计算单位单元中的MOS电容器的电容，以及在选择的步骤中，使用所计算的电容来确定具有最大电容效率的配置。通过计算机系统的处理器来执行方法。该方法进一步包括:基于所选配置生成MOS电容器的布局；以及制造具有在所生成的布局中配置的MOS电容器的区域的半导体器件。此外，还提供了一种计算机系统，包括:输入单元，用于接收用于半导体器件区域中的金属氧化物半导体(MOS)电容器的一组设计规则；处理器，被配置为:对于包括多个MOS电容器的单位单元，生成多个配置,其中，多个配置中的每一个都满足设计规则中的一些但不是全部；对于每个配置，检查布局是否满足剩余的设计规则，其中，布局为区域内的单位单元的重复图案；以及在满足所有设计规则的配置中，选择提供最大电容效率的配置；以及输出单元，用于输出所选的配置。此外，还提供了一种非短暂计算机可读介质，其中包含用于通过计算机执行时使计算机执行一种符合一组设计规则的生成半导体部件最优布局的方法的指令，方法包括:对于包括一个或多个半导体部件的单位单元，生成多个配置，其中，多个配置中的每一个都满足设计规则中的一些但不是全部；对于每个配置，检查布局是否满足剩余的设计规则，其中，布局为单位单元的重复图案；以及在满足所有设计规则的配置中，选择提供特性的最优值的配置，用于生成半导体部件的最优布局。附图说明在附图中，通过实例但不限制地示出一个或多个实施例，其中，具有相同参考标号的元件表示类似的元件。除非另有指定，否则附图不按比例绘制。图1A是根据一些实施例的包括金属氧化物半导体电容器(MOSCAP)的IC的一部分的示意性截面图。图1B是图1A中的IC的一部分的示意性顶视图。图2是根据一些实施例的MOSCAP布局的单位单元的示意性顶视图。图3是根据一些实施例的MOSCAP布局的示意性顶视图。图4是根据一些实施例的MOSCAP布局在检查窗口中的部分的示意性顶视图。图5至图6是根据一些实施例的各种方法的流程图。图7是根据一些实施例的计算机系统的框图。具体实施方式应该理解，以下公开提供了用于实施各个实施例的不同特征的许多不同实施例或实例。以下描述部件和配置的具体事例以简化本公开。然而，专利技术概念以许多不同形式来具体化，并不应该限于本文所阐述的实施例；此外，提供这些实施例使得该说明书变得完整，并且将向本领域的技术人员完整地传达专利技术概念。然而，应该明白，在不存在这些具体细节的情况下可以实践一个或多个实施例。在附图中，为了清楚，夸大了层和区域的厚度和宽度。附图中类似的标号表示类似的元件。图中所示元件和区域仅仅是示意性的，由此图中所示的相对大小或间隔不用于限制专利技术概念的范围。现在将描述用于生成符合一组设计规则的半导体部件的最优布局的一种或多个方法和/或系统。如本文所使用的，“设计规则”是为制造工艺阐明或通过制造工艺设置的约束以确保半可以制造通过制造工艺所制造的半导体器件并且所制造的器件如预期的一样进行操作。例如，一些设计规则限定关于每个半导体部件的尺寸的约束，诸如宽度和长度。这种设计规则有时通过制造工艺中使用的技术限制来管理。一些设计规则限定关于相邻半导体部件之间的一个或多个方向上的间隔的约束，例如，以避免不期望的短路。一些设计规则限定关于两层或多层之间的对准的约束，例如以确保后续形成用于层之间的电连接的充分重叠。一些设计规则包括关于材料密度、静电放电、输入/输出等的约束。上面列出的示例性设计规则不是排他性的，并且可以在一个或多个实施例中使用其他设计规则。如本文所使用的，“半 导体部件”是形成为IC 一部分的无源或有源部件。无源部件的实例包括但不限于电阻器、电容器和电感器。有源部件的实例包括但不限于二极管、场效应晶体管(FET)、金属氧化物半导体FET (MOSFET)、互补金属氧化物半导体(CMOS)晶体管、和双极晶体管。如本文所使用的，“半导体部件的布局”是半导体部件形成为部件的管芯或IC至的半导体部件的物理配置。布局不需要限于单层。在一些实施例中，布局包括一种或多种导电、介电和半导体材料的多层。布局中的半导体部件不必须为型相同类型。在一些实施例中，布局包括多种类型的半导体部件，例如，晶体管和电容器。在以下描述中，半导体部件为M0SCAP，并且详细讨论MOSCAP的布局的优化。然而，如上所述，根据本文所公开的方法还可以优化其他类型的半导体部件的布局。图1A是根据一些实施例的包括两个MOSCAP 102、104的IC 本文档来自技高网...

【技术保护点】
一种符合一组设计规则的生成半导体部件最优布局的方法，所述方法包括：对于包括一个或多个所述半导体部件的单位单元，生成多个配置，其中，所述多个配置中的每一个都满足所述设计规则中的一些但不是全部；对于每个所述配置，检查布局是否满足剩余的设计规则，其中，所述布局为所述单位单元的重复图案；以及在满足所有所述设计规则的配置中，选择提供特性的最优值的配置，用于生成半导体部件的最优布局。

【技术特征摘要】
2012.01.18 US 13/352,7381.一种符合一组设计规则的生成半导体部件最优布局的方法，所述方法包括: 对于包括一个或多个所述半导体部件的单位单元，生成多个配置，其中，所述多个配置中的每一个都满足所述设计规则中的一些但不是全部； 对于每个所述配置，检查布局是否满足剩余的设计规则，其中，所述布局为所述单位单元的重复图案；以及 在满足所有所述设计规则的配置中，选择提供特性的最优值的配置，用于生成半导体部件的最优布局。2.根据权利要求1所述的方法，其中，不由所述设计规则来直接定义所述特性。3.根据权利要求1所述的方法，其中，所述特性与所述半导体部件的电特性相关。4.根据权利要求1所述的方法，进一步包括: 复制具有所选配置的单位单元，以获得所述最优布局。5.根据权利要求4所述的方法，其中， 在位于所述布局中的多个位置处的检查窗口内执行所述检查。6.根据权利要求1所述的方法，其中， 一些所述设计规则限定关于(i)每个半导体部件的尺寸和(ii)相邻半导体部件之间的间隔的限制，以及 剩余所述设计规则限定(a)检查窗口和(b)关于所述检查窗口内的所述半导体部件的不同层的密度的限制。7.根据权利要求1所述的方法，进一步包括: 基于所选配置生成所述半导体部件的布局；以及 制造一半...

【专利技术属性】
技术研发人员：陈建宏，彭永州，陈重辉，杨志明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：