用于高-k金属栅极技术的增强栅极替换工艺制造技术

本公开内容提供一种制造半导体器件的方法。在衬底上方形成高-k介电层。在高-k介电层的一部分上方形成第一保护层。在第一保护层和高-k介电层上方形成第二保护层。在第二保护层上方形成伪栅电极层。图案化伪栅电极层、第二保护层、第一保护层、以及高-k介电层，以形成NMOS栅极和PMOS栅极。NMOS栅极包括第一保护层，并且PMOS栅极没有第一保护层。去除PMOS栅极的伪栅电极层，从而暴露PMOS栅极的第二保护层。PMOS栅极的第二保护层被转换为第三保护层。本发明专利技术还提供了用于高-k金属栅极技术的增强栅极替换工艺。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
，更具体地来说，涉及半导体器件及其制造方法。
技术介绍
半导体集成电路(IC)工业经历了快速发展。IC材料和设计方面的技术进步产生了多个IC时代，其中，每一代都比前一代具有更小和更复杂的电路。然而，这些进步增加了加工和制造IC的复杂性，并且对于将被实现的这些进步，需要IC加工和制造的类似发展。在集成电路演进的过程中，在几何尺寸(即，可以使用制造工艺制造的最小组件(或线))减小的同时，功能密度(即，每单位芯片面积上的互连器件的数量)通常增加。为了增强IC的性能，近年来使用金属栅极晶体管。然而，形成金属栅极晶体管的传统方法可能复杂并且昂贵。例如，NMOS和PMOS栅极可能要求其本身的形成工艺，这不仅由于增加的复杂性增加了制造成本，而且还导致潜在工艺缺陷和不均匀性问题。因此，虽然制造金属栅极晶体管的现有方法通常足够用于实现其期望目的，但是现有方法不能在所有方面都完全令人满意。
技术实现思路
本公开内容的一种宽泛形式涉及半导体器件。半导体器件包括:衬底；NM0S栅极，设置在衬底上方，其中， OS栅极包括:高-k栅极介电层、设置在高_k栅极介电层上方的第一保护层、以及设置在第一保护层上方的第二保护层，并且其中，第一保护层和第二保护层被配置成共同调节NMOS栅极的功函；以及PMOS栅极，设置在衬底上方，其中，PMOS栅极包括:高_k栅极介电层、以及设置在高_k栅极介电层上方的第三保护层，并且其中，第三保护层被配置成调节PMOS栅极的功函。在一些实施例中，第三保护层是第二保护层的氧化形式。在一些实施例中，第二保护层包括氮化钛；以及第三保护层包括氮氧化钛。在一些实施例中，第一保护层包括氧化镧。在一些实施例中，高_k栅极介电层的介电常数大于二氧化硅的介电常数。在一些实施例中，NMOS栅极和PMOS栅极中的每个都包括金属栅电极。在一些实施例中，金属栅电极包括设置在第二保护层和第三保护层上方的功函金属层。本公开内容的另一宽泛形式涉及半导体结构。半导体结构包括:nFET晶体管和PFET晶体管，其中:nFET晶体管包括:高_k栅极介电层；以及形成在高_k栅极介电层上方的nFET功函层，nFET功函层包括金属氧化物成分和金属氮化物成分；以及pFET晶体管包括:高_k栅极介电层；以及在高_k栅极介电层上方形成的pFET功函层，pFET功函层包括金属氮氧化物成分。在一些实施例中，金属氧化物成分包含氧化镧。在一些实施例中，金属氮化物成分包括氮化钛。在一些实施例中，金属氮氧化物成分包括氮氧化钛。在一些实施例中，高_k栅极介电层的介电常数大于二氧化硅的介电常数；以及nFET晶体管和pFET晶体管包括分别形成在nFET功函层和pFET功函层上方的金属栅电极。在一些实施例中，nFET和pFET晶体管的金属栅电极包括形成在nFET功函层和PFET功函层上方的额外功函金属层。本公开内容的又一宽泛形式涉及制造半导体器件的方法。该方法包括:在衬底上方形成高-k介电层；在高_k介电层的一部分上方形成第一保护层；在第一保护层和高_k介电层上方形成第二保护层；在第二保护层上方形成伪栅电极层；图案化伪栅电极层、第二保护层、第一保护层、以及高_k介电层，以形成NMOS栅极和PMOS栅极，其中，NMOS栅极包括第一保护层，并且PMOS栅极没有第一保护层；去除PMOS栅极的伪栅电极层，从而暴露PMOS栅极的第二保护层；以及将PMOS栅极的第二保护层转换为第三保护层。在一些实施例中，第一保护层包括氧化镧。在一些实施例中，第二保护层包括氮化钛。 在一些实施例中，第三保护层包括氮氧化钛。在一些实施例中，转换包括对PMOS栅极的第二保护层实施氧处理工艺。在一些实施例中，该方法进一步包括，在转换之后:去除NMOS栅极的伪栅电极层；在NMOS栅极的第二保护层和PMOS栅极的第三保护层上方形成导电材料；以及对导电材料实施抛光工艺。在一些实施例中，高_k栅极介电层的介电常数大于二氧化硅的介电常数；以及伪栅电极层包含多晶硅。附图说明当结合附图进行阅读时，通过以下详细描述更好地理解本公开内容的多个方面。应该强调的是，根据工业中的标准实践，各个部件没有按比例绘制。事实上，为了论述的清楚起见，各个部件的尺寸可以任意增加或减小。图1是示出根据本公开内容的多个方面的制造半导体器件的方法的流程图；以及图2至图9示出根据图1的方法的处于各个制造阶段的半导体器件的横截面图。具体实施例方式应该理解，以下公开内容提供用于实现多个实施例的不同部件的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本公开内容。当然，这些仅是实例并不旨在限定。例如，在以下说明中，第一部件形成在第二部件上方或上可以包括第一部件和第二部件直接接触形成的实施例，并且还可以包括额外的部件可以形成在第一部件和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。另外，本公开内容可以在多个实例中重复参考数字和/或字母。该重复用于简单和清楚的目的，并且其本身没有指定所论述的多个实施例和/或结构之间的关系。图1示出用于制造半导体器件的方法20的流程图。图2至图9是在多个制造阶段期间的半导体器件的示意性部分横截面侧视图。半导体器件可以包括集成电路(IC)芯片、芯片上系统(SoC)、或其部分，半导体器件可以包括多种无源微电子器件和有源微电子器件，诸如:电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(M0SFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS (LDMOS)晶体管、大功率MOS晶体管、或其他类型的晶体管。应该理解，为了更好地理解本公开内容的创造性概念，简化了图2-图9。从而，应该注意，可以在图1的方法20之前、之间、以及之后提供额外工艺，并且在此仅简单地描述一些其他工艺。参考图1，方法20包括框22，其中，在衬底上方形成高-k介电层。方法20包括框24，其中，在高-k介电层的一部分上方形成第一保护层。在一些实施例中，第一保护层包括氧化镧。方法20包括框26，其中，在第一保护层和高-k介电层上方形成第二保护层。在一些实施例中，第二保护层包括氮化钛。方法20包括框28，其中，在第二保护层上方形成伪栅电极层。在一些实施例中，伪栅电极层包括多晶硅。方法20包括框30，其中，图案化伪栅电极层、第二保护层、第一保护层、以及高_k介电层以形成NMOS栅极和PMOS栅极。NMOS栅极包括第一保护层，并且PMOS栅极没有第一保护层。方法20包括框32，其中，去除PMOS栅极的伪栅电极层，从而暴露PMOS栅极的第二保护层。方法20包括框34，其中，PMOS栅极的第二保护层被转换为第三保护层。在一些实施例中，转换包括氧处理，并且第三保护层包括氮氧化钛。参考图2，根据图1的方法20制造半导体器件35。半导体器件35具有衬底40。衬底40是掺杂有诸如硼的P-型掺杂剂的硅衬底(例如，P-型衬底)。可选地，衬底40可以是另一种合适的半导体材料。例如，衬底40可以是掺杂有诸如磷或砷的N-型掺杂剂的硅衬底(N-型衬底)。可选地，衬底40可以由以下材料制成:一些其他合适元素半导体，诸如，金刚石或锗；合适的化合物半导体，诸如，碳化硅、砷化铟、或磷化铟；或合适的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；NMOS栅极，设置在所述衬底上方，其中，所述NMOS栅极包括：高?k栅极介电层；第一保护层，设置在所述高?k栅极介电层上方；以及第二保护层，设置在所述第一保护层上方，并且其中，所述第一保护层和第二保护层被配置成共同调节所述NMOS栅极的功函；以及PMOS栅极，设置在所述衬底上方，其中，所述PMOS栅极包括：高?k栅极介电层；以及第三保护层，设置在所述高?k栅极介电层上方，并且其中，所述第三保护层被配置成调节所述PMOS栅极的功函。

【技术特征摘要】
2011.12.16 US 13/328,3821.一种半导体器件，包括: 衬底； NMOS栅极，设置在所述衬底上方，其中，所述NMOS栅极包括:高_k栅极介电层；第一保护层，设置在所述高_k栅极介电层上方；以及第二保护层，设置在所述第一保护层上方，并且其中，所述第一保护层和第二保护层被配置成共同调节所述NMOS栅极的功函；以及PMOS栅极，设置在所述衬底上方，其中，所述PMOS栅极包括:高_k栅极介电层；以及第三保护层，设置在所述高-k栅极介电层上方，并且其中，所述第三保护层被配置成调节所述PMOS栅极的功函。2.根据权利要求1所述的半导体器件，其中，所述第三保护层是所述第二保护层的氧化形式。3.根据权利要求2所述的半导体器件，其中: 所述第二保护层包括氮化钛；以及 所述第三保护层包括氮氧化钛。4.根据权利要求1所述的半导体器件，其中，所述第一保护层包括氧化镧。5.根据权利要求1所述的半导体器件，其中，所述高_k栅极介电层的介电常数大于二氧化硅的介电常数。6.根据权利要求1所述的半导体器件，其中，所述NMOS栅极和所述PMOS栅极中的每个都包括金属栅电极。7.根据权利要求6所述的半导体器件，其中，...

【专利技术属性】
技术研发人员：庄学理，朱鸣，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：