形成用于半导体器件的图案的方法技术

本公开内容提供一种方法，包括提供半导体衬底并且在半导体衬底上方形成第一层和第二层。图案化第一层，以提供第一元件、第二元件、以及介于第一元件和第二元件之间的空间。然后，在第一层的第一元件和第二元件上的侧壁上形成隔离元件。随后，使用隔离元件以及第一元件和第二元件作为掩模元件蚀刻第二层。本发明专利技术还提供了形成用于半导体器件的图案的方法。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
，更具体地来说，涉及半导体器件的制造方法。
技术介绍
随着技术进步，半导体器件的特征在于:减小前一代器件更多的尺寸的要求。然而，这样的尺寸减小受到在制造器件中使用的光刻工具的限制。由光刻工具制造的部件和空间的最小尺寸取决于工具的分辨能力。虽然已经生产了提高分辨能力的工具，诸如，浸没式光刻工具，但是提高的分辨能力通常不足，并且这种工具的销售时间通常落后于下一代器件的开发周期。可能存在可选方法，这种可选方法提供减小的最小间距(例如，部件尺寸和部件之间的空间宽度的总和)；然而，这些方法还可能不能提供适当的临界尺寸。另外，减小图案尺寸的方法通常效率低，例如，增加器件制造的成本和时间。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种方法，包括:提供半导体衬底；在所述半导体衬底上方形成第一层和第二层；图案化所述第一层，其中，图案化提供第一元件、第二元件、以及介于所述第一元件和所述第二元件之间的空间；在所述第一层的所述第一元件和所述第二元件的侧壁上形成隔离元件；以及使用所述隔离元件以及所述第一元件和所述第二元件作为掩模元件蚀刻所述第二层。在该方法中，形成所述隔离元件包括:在所述图案化的第一层上方形成共形层；蚀刻所述共形层，以形成所述隔离元件。在该方法中，所述第一层包括硬掩模材料。在该方法中，所述第一层包括:选自由以下材料构成的组的成分:氧化硅、氮化硅、氮氧化硅、硅、氮化钛、钛、及其组合。在该方法中，所述第二层是硬掩模层。该方法进一步包括:在随后的蚀刻工艺中，使用蚀刻的第二层作为掩模元件。该方法进一步包括:在蚀刻所述半导体衬底的过程中，使用所述蚀刻的第二层作为掩1旲兀件。该方法进一步包括:在蚀刻在所述半导体衬底上方设置的目标层的过程中，使用所述蚀刻的第二层作为掩模元件。在该方法中，所述目标层包括:选自由以下材料构成的组的成分:硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、氟硅玻璃(FGS)Jg _k介电材料、未掺杂硅酸盐玻璃(USG)、正硅酸乙酯(TEOS)氧化物、以及其组合。根据本专利技术的另一方面，提供了一种方法，包括:提供衬底，所述衬底具有第一层和形成在所述第一层上方的硬掩模层；在所述硬掩模层中蚀刻第一图案，其中，所述第一图案包括:具有第一宽度的多个元件；在蚀刻所述第一图案之后，对所述硬掩模层实施第二蚀刻工艺，其中，所述第二蚀刻工艺改进所述第一图案，从而提供具有第二宽度的多个元件的第二图案，所述第二宽度小于所述第一宽度；在所述硬掩模层中形成的所述第二图案上方形成共形层；蚀刻所述共形层，从而在具有所述第二宽度的多个元件中的每一个的侧壁上形成隔离元件；以及在蚀刻所述硬掩模层的同时，使用所述隔离元件和具有所述第二宽度的所述多个元件作为掩模元件。在该方法中，所述隔离元件的宽度小于第二宽度。在该方法中，所述第一层包括硬掩模材料，所述硬掩模材料与所述硬掩模层的成分不同。该方法进一步包括:在所述硬掩模层上方设置的第一光刻胶层中形成所述第一图案，其中，在所述硬掩模层中蚀刻所述第一图案包括:使用所述第一光刻胶层作为掩模元件；以及在第二光刻胶层中形成第三图案，所述第二光刻胶层设置在具有所述第一图案的所述硬掩模层上方；以及在所述硬掩模层的所述第二蚀刻工艺期间，使用所述第二光刻胶层作为掩模元件，其中，所述硬掩模的所述第二蚀刻工艺在所述硬掩模层中提供所述第二图案。在该方法中，所述共形层包括:氧化硅、氮化硅、氧化钛、以及氧化铝中的至少一种。在该方法中，所述第二图案包括具有所述第二宽度的所述多个元件，其中，所述多个元件包括:基本类似尺寸的元件和空间，所述空间介于相邻元件之间。根据本专利技术的又一方面，提供了一种半导体制造方法，包括:提供衬底；实施第一光刻工艺、第一蚀刻工艺、第二光刻工艺、以及第二蚀刻工艺，以在所述衬底上方设置的第一层中形成多个部件；在所述多个部件中的每一个上方形成侧壁隔离元件；以及在下层的各向异性蚀刻工艺期间，使用所述多个部件和所述侧壁隔离元件作为掩模元件。在该方法中，蚀刻所述下层提供与浅沟槽隔离(STI)部件相关的图案。在该方法中，蚀刻所述下层提供与接触部件相关的图案。在该方法中，蚀刻所述下层提供与互连部件相关的图案。在该方法中，所述互连部件是沟槽和通孔中的至少一个。附图说明当结合附图进行阅读时，通过以下详细描述最好地理解本公开内容的多个方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。事实上，为了论述的清楚起见，多种部件的尺寸可以任意地增加或减小。图1是根据本公开内容的一个或多个方面的形成图案的方法的实施例的流程图。图2至图9示出了根据图1的方法的一个或多个方面的进行制造的器件的实施例。具体实施例方式还应该理解，以下公开内容提供了用于实现本专利技术的不同特征的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本公开内容。当然，这些仅是实例并且不是限制性的。而且，在以下说明中的第一部件形成在第二部件上方或上可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括可以形成介于第一部件和第二部件之间的附加部件，使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，多种部件可以以任意不同比例进行绘制。图1示出在半导体器件上方形成图案的方法100。图2至图9是根据图1的方法100制造的器件200的实施例的横截面图。应该理解，图2至图9所示的器件200仅是示意性的并且不是限制性的。应该理解，方法100包括具有互补金属氧化物半导体(CMOS)的技术工艺流程的特征步骤，并且从而在此仅简单地描述该方法。可以在方法100之前、之后、和/或之间实施额外步骤。类似地，可以识别可能从在此描述的掺杂方法中受益的器件的其他部分。还应该理解，半导体器件200的部件可以通过互补金属氧化物半导体(CMOS)技术工艺流程制造，并且从而在此仅简单地描述一些工艺。而且，半导体器件200可以包括多种其他器件和部件，诸如:附加晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但是为了更好地理解本公开内容的专利技术思想，简化了该半导体器件。半导体器件200包括可以互连的多个半导体器件(例如，晶体管)。方法100开始于框102，其中，提供衬底。在实施例中，衬底包括硅衬底(例如，晶圆)。衬底可以是具有晶体结构的硅。在其他实施例中，衬底可以包括:诸如锗的其他元素半导体，或者包括化合物半导体，诸如碳化硅、砷化镓、砷化铟、以及磷化铟。在实施例中，衬底包括绝缘体上硅(SOI)衬底。衬底可以包括:设置在包括导电层和绝缘层的体半导体层上方的任意数量的层。衬底可以进一步包括:形成在衬底上方和/或中的部件，诸如，掺杂区、栅极结构、隔离结构、有源区、和/或半导体器件中特有的其他合适部件；和/或工艺。衬底可以包括目标层，使用方法100图案化该目标层。在实施例中，衬底本身是要图案化(例如，蚀刻)的“目标层”。示例性目标层包括:硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、氟硅玻璃(FGS)、低-k介电材料、未掺杂硅酸盐玻璃(USG)、正硅酸乙酯(TEOS)氧化物、其他层间(或金属间)介电(ILD)材料；和/或其他合适材料。在实施例中，通过以下沉积技术来沉积目标层，诸如等离本文档来自技高网...

【技术保护点】
一种方法，包括：提供半导体衬底；在所述半导体衬底上方形成第一层和第二层；图案化所述第一层，其中，图案化提供第一元件、第二元件、以及介于所述第一元件和所述第二元件之间的空间；在所述第一层的所述第一元件和所述第二元件的侧壁上形成隔离元件；以及使用所述隔离元件以及所述第一元件和所述第二元件作为掩模元件蚀刻所述第二层。

【技术特征摘要】
2011.12.16 US 13/328,6801.一种方法，包括: 提供半导体衬底； 在所述半导体衬底上方形成第一层和第二层； 图案化所述第一层，其中，图案化提供第一元件、第二元件、以及介于所述第一元件和所述第二元件之间的空间； 在所述第一层的所述第一元件和所述第二元件的侧壁上形成隔离元件；以及 使用所述隔离元件以及所述第一元件和所述第二元件作为掩模元件蚀刻所述第二层。2.根据权利要求1所述的方法，其中，形成所述隔离元件包括: 在所述图案化的第一层上方形成共形层； 蚀刻所述共形层，以形成所述隔离元件。3.根据权利要求1所述的方法，其中，所述第一层包括硬掩模材料。4.根据权利要求1所述的方法，其中，所述第一层包括:选自由以下材料构成的组的成分:氧化硅、氮化硅、氮氧化硅、硅、氮化钛、钛、及其组合。5.根据权利要求1所述的方法，其中，所述第二层是硬掩模层。6.根据权利要求1所述的方法，进一步包括: 在随后的蚀刻工艺中，使用蚀刻的第二层作为掩模元件。7.根据权利要求1所述的方法，进一步包括: 在蚀刻所述半导体衬底的过程中，使用所述蚀刻的第...

【专利技术属性】
技术研发人员：李佳颖，丁致远，谢志宏，蔡明兴，章勋明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：