快速旁路存储器电路制造技术

一种在接收时钟脉冲时迅速地在数据输出处呈现输入数据的存储器电路，包括上游和下游存储器逻辑和选择逻辑。上游存储器逻辑配置为在接收时钟脉冲时锁存输入数据。下游存储器逻辑配置为储存经锁存的输入数据。选择逻辑配置为取决于上游存储器逻辑是否已锁存输入数据来显现逻辑电平，经显现的逻辑电平在输入数据被锁存之前来自输入数据，并且在输入数据被锁存之后来自经锁存的输入数据。

【技术实现步骤摘要】

本专利申请涉及集成电路(IC)工程领域，并且更具体地，涉及高速数字微架构。
技术介绍
数字数据可经由很多逻辑路径流过集成电路。这样的路径可包括时序逻辑一时钟、单触发(one-shot)以 及诸如触发器的存储器电路。在一些IC中，数据的总体吞吐量可被存储器电路的数据输出滞后(tDQ)所限制，所述数据输出滞后是数据建立时间(ts)和时钟输出滞后(tCQ)的函数。因此，希望降低限制了数据吞吐量的存储器电路的^和、这二者。此外，以非常高的时钟速度操作的时序逻辑可能易出现时钟偏移、时钟抖动以及片内延迟变化效应，其可能导致逻辑错误。避免这样的错误的一种方式是降低时钟速度，但其还会降低数据吞吐量。更好的替代性方式可以是实现时间借用。时间借用对吸收时钟偏移和时钟抖动以及对平均化片内延迟变化有效。该方法可在IC中扩大时钟速度的有效范围。然而，时间借用概念可能并不适用于每一类存储器电路。因此，本公开提供了新型存储器电路，其具有吸引力地显示出短^和七 特性并且可进行时间借用。附图说明图1根据本公开的实施例，示意性地示出了不透明的快速旁路存储器电路。图2根据本公开的实施例，示意性地示出了存储器电路的上游存储器逻辑。图3是根据本公开的实施例，示出了通过存储器电路的数据传播的定性的时序图。图4根据本公开的实施例，示意性地示出了存储器电路的选择逻辑。图5根据本公开的实施例，示意性地示出了另一个不透明的快速旁路存储器电路。图6根据本公开的实施例，示意性地示出了下游存储器逻辑。图7根据本公开的另一个实施例，示意性地示出了选择逻辑。图8根据本公开的另一个实施例，示意性地示出了下游存储器逻辑。图9根据本公开的实施例，示意性地示出了另一个不透明的快速旁路存储器电路。图10根据本公开的实施例，示出了在存储器电路的数据输出呈现输入数据的方法。图11根据本公开的实施例，示意性地示出了处理环境。图12是根据本公开的实施例的微处理器的高度示意图。图13根据本公开的实施例，示意性地示出了适合于在基于中继的互连中使用的钟控存储器级。具体实施例方式现在将通过示例和参考上文列出的示例性实施例来描述本公开的各方面。在一个或多个实施例中可能大体上可能相同的部件被同等标识并以最小的重复性来加以描述。然而，应该注意，被同等标识的元件也可能在某种程度上有所不同。附加到本说明书的权利要求书唯一地定义了本文所要求的主题。权利要求不限于下文阐述的示范性结构和数字范围，也不限于解决本文认定的本领域当前状况的问题或缺点的实现方案。在一个实施例中，图1示意性地示出了不透明的快速旁路存储器电路10。在电路10中，时钟脉冲12的上升沿导致输入数据D迅速地出现在数据输出14。在一些实施例中，存储器电路的部件可由互补金属氧化物半导体(CMOS)元件制造。在其它实施例中，可使用不同的半导体技术。如下文进一步详细描述的，存储器电路10包括配置为存储输入数据D的触发器16。在一些数据路径中，t -将输入数据存储在触发器中并经由其传播所要求的时间一可能不被期望的过大。因此，存储器电路10还包括选择逻辑18A。一旦输入数据被存储一即，一旦它被完全地并且稳定地锁存在触发器中，则选择逻辑将数据输出14强制到经存储数据的逻辑电平。在存储输入数据之前，选择逻辑在接收时钟脉冲12时，将数据输出强制到未经存储的输入数据一图1中的20—的逻辑电平。这样，输入数据D获得至数据输出14的快速路径，绕过了触发器16内的逻辑级。因此，存储器电路的实际时钟输出的tCQ可显著小于将输入数据存储在触发器中并通过其传播所要求的时间。在图1的实施例中，选择逻辑18A接收多个数据和控制输入:数据输入20、经存储数据线22、时序输入24、第一控制线26以及第二控制线28。选择逻辑取决于时序输入的状态和第一以及第二控制线的状态，通过多路复用器30将数据输出14驱动到数据输入的或经存储数据线的逻辑电平。在示出的实施例中，时序输入由时钟脉冲12所驱动，而第一及第二控制线由触发器16所驱动。应该理解，本文所描述的各种数据输入、数据线、控制线及输出也可称为‘节点’而意义没有改变。继续的在图1中，触发器16是D型触发器，但也可考虑其他类型一例如JK或T。由时钟脉冲12所触发，触发器配置为接收数据输入20和驱动经存储数据线22、第一控制线26及第二控制线28。为此，触发器包括接收数据输入和驱动第一及第二控制线的上游存储器逻辑32。上游存储器逻辑配置为在接收时钟脉冲时锁存输入数据。为此，上游存储器逻辑可包括钟控的灵敏放大器型(SA)锁存器，如图2所示。SA锁存器提供的一个好处是非常短的ts—在一些示例中为O皮秒(ps)。应该注意，作为独立存储器电路的SA锁存器(对比图1的配置)通常不进行时间借用。在该实施例和其它实施例中，选择逻辑配置为取决于上游存储器逻辑是否已经锁存输入数据来显现逻辑电平。经显现的逻辑电平在锁存输入数据之前来自输入数据，并在锁存输入数据之后来自经锁存的输入数据。在本文考虑的实施例中，上游存储器逻辑的输出揭示了输入数据是否被锁存。为了确定输入数据是否被锁存，将该输出呈现给选择逻辑。在图1的实施例中，上游存储器逻辑32的输出包括第一控制线26和第二控制线28。当输入数据被锁存时，第一控制线表现为输入数据的逻辑电平，而且第二控制线与第一控制线互补。当输入数据未被锁存时，第一及第二控制线彼此相等-例如，这二者均表现为高逻辑电平。继续的在图1中，触发器16还包括接收第一控制线26和第二控制线28并且驱动经存储数据线22的下游存储器逻辑34A。在图1的实施例中，下游存储器逻辑是非钟控的RS型锁存器。然而，应该注意，也可考虑其它合适的锁存器。如图1所示，上游存储器逻辑32配置为将经锁存的输入数据呈现给下游存储器逻辑34A ;下游存储器逻辑配置为将经存储并经锁存的输入数据呈现给选择逻辑18A ;以及选择逻辑配置为在数据输出14处呈现经显现的逻辑电平。在存储器电路10中，对时钟脉冲12的接收触发触发器16以存储数据输入20的逻辑电平。通常，这样的存储可由时钟脉冲的任一沿所触发一即前沿或后沿、上升沿或下降沿。为了便于说明，在下文中假定在接收时钟脉冲的前沿时触发触发器16以存储数据输入的逻辑电平。随着选择逻辑18A按示出的来配置，仅当时序输入24和第一及第二控制线(26、28)中的每个均为高时，将数据输出14驱动至数据输入20的逻辑电平；否则，将数据输出14驱动至经存储数据线22的逻辑电平。在接收时钟脉冲12之前一S卩，当时间输入为低时，维持第一及第二控制线为高。在这些情况下，BYP_SEL线为高，但BYP_CLK为低。因此，多路复用器30将数据输出维持在最近的经存储输入数据的逻辑电平(无论经储存数据线22表现出哪种状态)。保持在数据输出处所表现出的逻辑电平，直到在选择逻辑中接收到时钟脉冲为止。当开始接收时钟脉冲时一即，当时序输入变高时一第一及第二控制线暂时保持为高，这导致BYP_CLK也变高。因此，多路复用器30将数据输出转换为数据输入的逻辑电平。由于缓冲器36，因此在时钟脉冲在上游存储器逻辑中被接收之前，在选择逻辑中接收时钟脉冲。因此，在输入数据存储在触发器16之前，并且更具体地在选择逻辑18A中接收时钟脉冲时，将数据输出驱动至本文档来自技高网...

【技术保护点】
一种在接收时钟脉冲时迅速地在数据输出处呈现输入数据的存储器电路，所述电路包括：上游存储器逻辑，配置为在接收所述时钟脉冲时锁存所述输入数据；下游存储器逻辑，配置为存储经锁存的输入数据；以及选择逻辑，配置为取决于所述上游存储器逻辑是否已锁存所述输入数据来显现逻辑电平，经显现的逻辑电平在所述输入数据锁存之前来自所述输入数据，以及在所述输入数据锁存之后来自所述经锁存的输入数据。

【技术特征摘要】
2011.12.15 US 13/327，693;2012.04.13 US 13/447，0371.一种在接收时钟脉冲时迅速地在数据输出处呈现输入数据的存储器电路，所述电路包括: 上游存储器逻辑，配置为在接收所述时钟脉冲时锁存所述输入数据； 下游存储器逻辑，配置为存储经锁存的输入数据；以及 选择逻辑，配置为取决于所述上游存储器逻辑是否已锁存所述输入数据来显现逻辑电平，经显现的逻辑电平在所述输入数据锁存之前来自所述输入数据，以及在所述输入数据锁存之后来自所述经锁存的输入数据。2.根据权利要求1所述的存储器电路，进一步地包括缓冲器，通过所述缓冲器，所述时钟脉冲在所述上游存储器逻辑中被延迟接收。3.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑包括钟控的灵敏放大器型锁存器。4.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑的输出揭示所述输入数据是否锁存，以及其中所述输出呈现给所述选择逻辑。5.根据权利要求4所述的存储器电路，其中所述上游存储器逻辑的所述输出包括第一及第二控制线，所述第一及第二控制线在所述输入数据锁存时彼此互补，以及在所述输入数据未锁存时彼此相等，并且其中当所述输入数据锁存时，所述第一控制线表现出所述输入数据的所述逻辑电平。6.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑配置为将所述经锁存的输入数据呈现给所述选择逻辑，其中所述选择逻辑配置为将所述经显现的逻辑电平呈现给所述下游存储器逻辑，以及其中所述下游存储器逻辑配置为存储由所述选择逻辑所显现的所述逻辑电平并在所...

【专利技术属性】
技术研发人员：文卡塔·考塔潘里，斯科特·培特凯斯里，克里斯蒂安·克林纳，马修·格拉赫，
申请(专利权)人：辉达公司，
类型：发明
国别省市：