一种电路原理图连线的生成方法技术

一种电路原理图连线的生成方法，其步骤包括：1)接收电路描述的数据；2)确定该数据中待连线的元器件的端口位置和方向；3)确定连线的转折点；4)按位置存储连线以及元器件位置；5)按需连接各个转折点。本发明专利技术的方法中，元器件的大小可以随意缩放，不受网格的限制；且连线转折少，计算速度快。

【技术实现步骤摘要】

本专利技术涉及一种电路自动设计软件领域，特别涉及一种是电路原理图连线的生成方法。
技术介绍
电路原理图作为表达电路设计思想的一种有力工具长期以来为众多设计人员广泛使用。在电路的设计过程中，设计人员通过信号线将标准的元器件图形符号连接成电路原理图，借以直观表达电路的功能信息。电路原理图可以说是设计人员交流思想的一种最方便和自然的媒介。然而，随着集成电路的集成度越来越高，电路结构日趋复杂，要求由设计人员完成从电路的网表结构来人工绘制电路原理图是不现实的。因此，有必要开发电路原理图的自动生成系统。以实现电路原理图生成的自动化，这不仅能够提高绘图的效率，而且还可减少人工绘图无法避免的错误，从而在一定程度上可缩短电路系统的设计周期。所谓电路原理图自动生成，指的是在接收某种电路描述(通常是电路网表文件)后，通过对电路中的元器件及其端口进行定位布局及其连接关系进行自动布线，将具有一定电路功能特征的电路原理图正确输出。并且输出结果满足一定的约束条件:I)任何元器件不与其它元器件重叠且边缘应有一定距离；2)连线以折角线形式连接元器件，不同端口引出的线路的任何一段都不能重叠且应有一定距离，同一端口引出的线路在岔路分开后也不能重叠且应有一定距离，岔路口必须标示；3)线路应不与元器件重叠，如实在无法满足以上要求时以直线连接；4)保证元件和线网连接关系正确，同时尽可能减少线网长度、连线交叉和拐角。目前，一些商用的电路仿真软件都具有到电路原理图的设计布图功能，其电路原理图的布图功能的实现基本使用的都是通道布线的方法，该方法如下:将电路图纸按一定的像素划分为网格；并将元器件按网格线放置；对应行列布局结果，通道布线将把元器件所在行与行之间以及列与列之间的空隙视为通道，采用基于经验规则的启发式算法对每条连线进行通道分配，在一个通道之内再进行轨道分配，同时还要进行同一线网的合并。上述的通道布线方法中，元器件必须与网格线对齐，所以元器件的大小是固定的，不能任意调整大小。此外，因为走线都必须经过所述的通道，这就限制了可布线的范围，使得元器件之间的布线难度增加。
技术实现思路
本专利技术提供。以解决现有的通道布线方法中上述的问题。针对上述问题，本专利技术的目的是提供。为实现上述目的，本专利技术采取以下技术方案:本专利技术提供的，其步骤包括:I)接收电路描述的数据；2)确定该数据中待连线的元器件的端口位置和方向；3)确定连线的转折点；4)按位置存储连线以及元器件位置；5)按需连接各个转折点。可选的，，所述2)步骤包括如下子步骤:i)将所有带连线的元器件按照对角位置排序；ii)按元器件大小和相对的端口位置求取端口绝对位置；iii)根据端口的坐标与元器件对角坐标比较来确定端口的方向。可选的，，步骤2)还包括如下步骤:iv)跟据端口在元器件的一侧来确定引出的导线的方向。可选的，，所述步骤3)包括如下子步骤:a)用折线连接要连接的元器件的首末端口 ；b)判断并选出与折线段重叠的元器件，将所述与折线段重叠的元器件的边界按照所需距离进行扩充，再求取各扩充后元器件边界交叠形成的区域，将该区域定义为连通区域；c)基于b)步骤所得连通区域和a)步骤所得折线，判断并选取折线与联通区域交叠后分割该连通区域边界线产生的两部分中的转折点较少者，作为修改折线与重叠元器件部分的连线段的走线方式；d)检查c步骤所得折线是否与已连折线重叠，如有重叠部分且所重叠折线并非出自同一端口，则将重叠部分往连通区域外平移，直到不与任何折线重叠为止。可选的，，所述步骤3)还包括:e)完成步骤d)后，判断是否产生折线段与元器件重叠的情形，若是，返回至步骤b)，直至所述折线段不与任何元器件重叠，也不与其它非出自同一端口的折线所重叠为止。可选的，，所述步骤3)还包括:f)检查是否可以减少拐角，去掉e)步完成后所得折线中得每一个拐角，如减少拐角后的折线仍满足要求，则去掉该拐角，否则保持折线原来的走线方式。可选的，，判断与折线段重叠的元器件的步骤通过判断折线段是否与元器件的对角线以及边界有交叉的方法实现。可选的，所述步骤4)中按位置存储连线包括如下子步骤:I)按左边为起点的方式存储每一段横线，并按起点位置排序；II)按上方为起点的方式存储每一段竖线，并按起点位置排序。可选的，所述步骤4)中按位置存储连线包括如下子步骤:I’ )按右边为起点的方式存储每一段横线，并按起点位置排序；II’ )按上方为起点的方式存储每一段竖线，并按起点位置排序。优选的,该方法基于Flex4开发,能够在浏览器的Flash插件上使用。与现有技术相比，本专利技术的其中一个方面具有以下优点:本专利技术利用像素为单位定位元器件和连线，所以元器件的大小可以随意缩放，不受网格的限制；本专利技术能使用折线准确连接各元器件的端口，而且所求得的折线所用转折点最少，减少了画面的复杂度。此夕卜，本专利技术可以只计算可能发生重叠部分，大大减少了计算量，相对于传统的通道布线算法，计算速度有明显的上升。此外，在本专利技术的优选技术方案中，本专利技术还可以基于Flex4开发，可以在浏览器上的Flash插件直接使用，无需下载和安装客户端软件；据此可以实现一个基于浏览器的电路设计仿真软件，不需要专门设计客户端即可使用，为实现虚拟电子实验室奠定了基础。附图说明图1为本专利技术的电路原理图连线的生成方法的实施例的流程图；图2为本专利技术的实施例中步骤2)的子步骤流程图；图3为本专利技术的实施例中步骤3的子步骤流程图；图4至图9为任意两元器件之间6中不同的连线方式的示意图；图10和图11为两种连线拐角的去除方式。具体实施例方式在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施的限制。下面结合附图和实施例对本专利技术进行详细的描述。图1为本专利技术的电路原理图连线的生成方法的实施例的流程图。请参看图1，本实施例中，电路原理图连线的生成方法包括如下步骤步骤SI)接收电路描述的数据。本实施例中电路描述是通过网表文件来表达的。步骤S2)确定该数据中待连线的元器件的端口位置和方向。该步骤包括如下的子步骤，图2中示出了所述子步骤执行的流程图:S21，将所有元器件按左上角至右下角的位置排序；每一个元器件在电路设计时都表现为一个矩形的图形，边界上有要引出数目不定的管脚。表征元器件的图形的位置和大小可由其左上角和右下角的位置确定，因此记录下左上角和右下角坐标即可确定该元器件在电路原理图上得位置。此外，又因为在下面的步骤中需要尽快找到与连线重叠的元器件，所以可以将元器件按左上角坐标和右下角坐标分别排序，以便于将来用最快的速度找到重叠的元器件。S22按元器件大小和相对的端口位置求取端口绝对位置；元器件作为图形在操作界面上是可以缩放的，缩放的比率会被存储起来。端口的绝对位置可以通过原始位置乘以缩放比率的方式求得。S23根据端口的坐标与元器件对角坐标比较来确定端口的方向。通过比较端口的坐标与图形边角的坐标可得到端口在图形上的方向。例如，如果端口的X坐标等于图形的左上角点的X坐标，则端口在元器件的左侧。其他方向的端口类似可求得。进一步的，跟据端口在元器件图像的那一侧来确定引出的导线的方向。例如，上述中如本文档来自技高网...

【技术保护点】
一种电路原理图连线的生成方法，其步骤包括：1)接收电路描述的数据；2)确定该数据中待连线的元器件的端口位置和方向；3)确定连线的转折点；4)按位置存储连线以及元器件位置；5)按需连接各个转折点。

【技术特征摘要】
1.一种电路原理图连线的生成方法，其步骤包括: 1)接收电路描述的数据； 2)确定该数据中待连线的元器件的端口位置和方向； 3)确定连线的转折点； 4)按位置存储连线以及元器件位置； 5)按需连接各个转折点。2.根据权利要求1所述的电路原理图连线的生成方法，其特征在于，所述2)步骤包括如下子步骤: i)将所有带连线的元器件按照对角位置排序； ii)按元器件大小和 相对的端口位置求取端口绝对位置； iii)根据端口的坐标与元器件对角坐标比较来确定端口的方向。3.根据权利要求2所述的电路原理图连线的生成方法，其特征在于，还包括如下步骤: iv)跟据端口在元器件的一侧来确定引出的导线的方向。4.根据权利要求1所述的电路原理图连线的生成方法，其特征在于，所述步骤3)包括如下子步骤: a)用折线连接要连接的元器件的首末端口； b)判断并选出与折线段重叠的元器件，将所述与折线段重叠的元器件的边界按照所需距离进行扩充，再求取各扩充后元器件边界交叠形成的区域，将该区域定义为连通区域； c)基于b)步骤所得连通区域和a)步骤所得折线，判断并选取折线与联通区域交叠后分割该连通区域边界线产生的两部分中的转折点较少者，作为修改折线与重叠元器件部分的连线段的走线方式； d)检查c步骤所得折线是否与已连折线重叠，如有重叠部分且所重叠折线并非出自同一端口，则将重叠部分往连通区域外平移，直到不与任何折线重...

【专利技术属性】
技术研发人员：申海伟，李金平，
申请(专利权)人：北京联合大学，
类型：发明
国别省市：