晶圆级芯片尺寸封装件的UBM结构制造技术

一种晶圆级芯片尺寸半导体器件，包括：半导体管芯、第一凸块底部金属结构和第二凸块底部金属结构。在半导体管芯的角部区域或边部区域上形成具有第一包围件的第一凸块底部金属结构。在半导体管芯的内部区域上形成具有第二包围件的第二凸块底部金属结构。第一包围件大于第二包围件。本发明专利技术还提供了一种晶圆级芯片尺寸封装件的UBM结构。

【技术实现步骤摘要】

本专利技术一般地涉及半导体领域，更具体地来说，涉及晶圆级芯片尺寸封装件。
技术介绍
半导体行业由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)集成密度的不断改进而经历了快速增长。在极大程度上，这种集成密度的改进源于最小特征尺寸的不断减小，从而允许更多的元件能集成到给定区域中。由于近来对更小的电子器件的需求不断增长，所以对更小和更有创造性的半导体管芯封装技术的需求也增加。随着半导体技术的发展，作为有效选择，已经出现了基于芯片级或芯片尺寸封装的半导体器件，从而进一步减小了半导体芯片的实际尺寸。在基于芯片级封装的半导体器件中，封装发生在具有由多种凸块提供接触件的管芯上。可以通过采用基于芯片级封装的半导体器件来实现更高的密度。此外，基于芯片级封装的半导体器件可以实现更小的外形尺寸、成本效益、提高的性能和更低的功耗。基于芯片级封装的半导体器件可以包括多个焊球，这些焊球形成在半导体管芯的多个凸块底部金属(UBM)开口的上方。由于芯片级封装件中不同材料之间的不匹配，在芯片级封装件的角或边上，可能产生更大的应力。因此，芯片级封装件的角或边更容易发生故障。可能的故障包括超低k (ELK)材料层裂缝、焊料凸块裂缝等。通过采用凸块底部金属结构下方的适当包围件(adequate enclosure)可以减小这种应力。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种器件，包括:半导体管芯；第一凸块底部金属结构，具有位于所述半导体管芯的第一区域上的第一包围件；以及第二凸块底部金属结构，具有位于所述半导体管芯的第二区域上的第二包围件，其中，所述第二包围件不同于所述第一包围件。在该器件中，所述第二包围件大于所述第一包围件。在该器件中，所述第一区域是所述半导体管芯的内部区域；以及所述第二区域是所述半导体管芯的外部区域。在该器件中，所述外部区域的宽度近似等于或小于所述内部区域的宽度的1/8。在该器件中，所述第一区域是所述半导体管芯的内部区域；以及所述第二区域是所述半导体管芯的角部。在该器件中，所述半导体管芯的所述角部是直角三角形，包括:第一边，近似等于或小于所述半导体管芯的第一长度的1/10 ;以及第二边，近似等于或小于所述半导体管芯的第二长度的1/10。在该器件中，所述第一区域是所述半导体管芯的内部区域；以及所述第二区域包括邻近所述半导体管芯的角部的第二凸块底部金属结构。根据本专利技术的另一方面，提供了一种装置，包括:半导体管芯；第一凸块底部金属结构，具有邻近所述半导体管芯的角部的第一包围件；以及第二凸块底部金属结构，具有不邻近所述半导体管芯的所述角部形成的第二包围件，其中，所述第二包围件不同于所述第一包围件。在该装置中，所述半导体管芯的所述角部具有直角三角形形状，包括:第一边，近似等于或小于所述半导体管芯的水平长度的1/10 ;以及第二边，近似等于或小于所述半导体管芯的垂直长度的1/10。在该装置中，所述第一包围件由所述第一凸块底部金属结构下方的第一再分布层形成；以及所述第二包围件由所述第二凸块底部金属结构下方的第二再分布层形成。在该装置中，所述第一包围件大于所述第二包围件。在该装置中，所述第一包围件大于或等于5μπι;以及所述第二包围件大于或等于2 μ m0在该装置中，所述半导体管芯包括:衬底；层间介电层，形成在所述衬底上方；多个金属化层，形成在所述层间介电层上方；钝化层，形成在所述多个金属化层上方 ’第一聚合物层，形成在所述钝化层上方；以及第二聚合物层，形成在所述第一聚合物层上方，其中，再分布层形成在所述第二聚合物层中。根据本专利技术的又一方面，提供了一种方法，包括:形成半导体管芯；将多个第一包围件形成在所述半导体管芯上方的第一区域上；将多个第二包围件形成在所述半导体管芯上方的第二区域上，其中，所述第一包围件的第一直径不同于所述第二包围件的第二直径；将多个第一凸块底部金属结构形成在所述第一包围件上方；以及将多个第二凸块底部金属结构形成在所述第二包围件上方。该方法进一 步包括:形成所述第一包围件和所述第二包围件，其中，所述第二包围件的所述第二直径大于所述第一包围件的所述第一直径。该方法进一步包括:选择所述半导体管芯的内部区域作为所述第一区域；以及选择所述半导体管芯的外部区域作为所述第二区域。该方法进一步包括:选择所述半导体管芯的内部区域作为所述第一区域；以及选择所述半导体管芯的角部区域作为所述第二区域。该方法进一步包括:将第一再分布层形成在所述第一凸块底部金属结构的下方；以及将第二再分布层形成在所述第二凸块底部金属结构的下方，其中，所述第一再分布层的直径大于所述第二再分布层的直径。该方法进一步包括:形成衬底；形成覆盖所述衬底的层间介电层；形成覆盖所述层间介电层的多个金属化层；形成覆盖所述多个金属化层的钝化层；形成覆盖所述钝化层的第一聚合物层；以及形成在所述第一聚合物层上方的第二聚合物层。该方法进一步包括:将第一再分布层形成在所述第二聚合物层中；以及将第二再分布层形成在所述第二聚合物层中，其中，所述第一再分布层的直径大于所述第二再分布层的直径。附图说明为了更完整地理解本专利技术及其优点，现在将结合附图所进行的以下描述作为参考，其中:图1示出了根据实施例的晶圆级芯片尺寸封装件的横截面图；图2示出了分别形成在两个再分布层(RDL)焊盘上方的两个凸块底部金属(UBM)结构的俯视图；图3示出了 RDL焊盘上的应力与UBM结构的包围尺寸(enclosure size)的曲线图；图4示出了根据实施例的具有不同的凸块底部金属结构包围件的半导体管芯的俯视图；图5示出了根据另一个实施例的具有不同的凸块底部金属结构包围件的半导体管芯的俯视图；图6示出了根据又一个实施例的具有不同的凸块底部金属结构包围件的半导体管芯的俯视图。除非另有说明，不同附图中的相应数字和符号通常指的是相应部件。为了清楚地说明各个实施例的相关方面绘制这些附图，并且没有必要按比例绘制。具体实施例方式下面，详细讨论本专利技术优选实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅仅示出制造和使用本专利技术的具体方式，而不用于限制本专利技术的范围。结合具体上下文的优选实施例对本专利技术进行描述，即，晶圆级芯片尺寸封装件的凸块底部金属(UBM)结构设计技术。然而，本专利技术也可以应用于半导体工业中的各种封装件。首先参考图1，示出了根据实施例的晶圆级芯片尺寸封装件的横截面图。如图1所示，在半导体管芯100上方形成晶圆级芯片尺寸封装件。半导体管芯100包括衬底192。衬底192可以是硅衬底。可选地，衬底192可以是绝缘体上硅衬底。衬底192可以进一步包括各种电路(未示出)。形成在衬底192上的电路可以是适合特定应用的任意类型的电路。根据实施例，电路可以包括:各种η型金属氧化物半导体(NMOS)和/或ρ型金属氧化物半导体(PMOS)器件，如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。可以互连电路以实现一种或多种功能。功能可以包括存储结构、处理结构、传感器、放大器、配电、输入/输出电路等。本领域普通技术人员之一应该理解，提供以上实例仅为了说明的目的，以进一步解释本专利技术的各种应用，并不意味着以任何方式限制本专利技术。本文档来自技高网...

【技术保护点】
一种器件，包括：半导体管芯；第一凸块底部金属结构，具有位于所述半导体管芯的第一区域上的第一包围件；以及第二凸块底部金属结构，具有位于所述半导体管芯的第二区域上的第二包围件，其中，所述第二包围件不同于所述第一包围件。

【技术特征摘要】
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【专利技术属性】
技术研发人员：于宗源，陈宪伟，陈英儒，梁世纬，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：