基于FPGA的可实现干扰抵消与基站锁定的系统技术方案

本实用新型专利技术公开了一种基于FPGA的可实现干扰抵消与基站锁定的系统，包括：第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，第二下变频器的输出端与模数转换器连接；模数转换器的第一输出端与第二输出端均通过第一FPGA与第二FPGA连接，第二FPGA的输出端分别连接有第一DAC、第二DAC及串行数模转换器；第一DAC的输出端依次连接有第一IQ调制器、第三滤波器及第一功放器，第二DAC的输出端依次连接有第二IQ调制器、第四滤波器及第二功放器，串行数模转换器的输出端连接有压控晶振。本实用新型专利技术实现方式简单、成本低、可兼容多种系统制式，可广泛应用于通信行业中。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种实现基站锁定的系统，特别是基于FPGA的可实现干扰抵消与基站锁定的系统。
技术介绍
在数字无线直放站中，由于不能对接收信号进行筛选而同时放大所有接收信号，会导致可能出现导频污染，因此在通讯过程中，需要采用基站锁定技术进行基站锁定。现有的方案主要是将上下行信号分开不同模块平台处理，且对应CDMA2000、WCDMA、TD-SCDMA等不同制式系统的直放站，需要开发不同的基站锁定系统，生成成本高。
技术实现思路
为了解决上述的技术问题，本技术提供了一种低成本的、可兼容多种系统制式的直放站的基于FPGA的可实现干扰抵消与基站锁定的系统。本技术解决其技术问题所采用的技术方案是:基于FPGA的可实现干扰抵消与基站锁定的系统，包括:第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一 FPGA及第二 FPGA，所述第一低噪声放大器的输入端接下行输入信号，所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；所述第二低噪声放大器的输入端接上行输入信号，所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换本文档来自技高网...

【技术保护点】
基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于，包括：第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一FPGA及第二FPGA，所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换器连接；所述模数转换器的第一输出端与第二输出端均通过第一FPGA与第二FPGA连接，所述第二FPGA的输出端分别连接有第一数模转换器、第二数模转换器及串行数模转换器；所述第一数模转换器的输出端依次连接有第一IQ调制器、第三滤波器及第一功放器，所述第二数模转换器的输出...

【技术特征摘要】
1.基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于，包括:第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一 FPGA及第二 FPGA，所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器； 所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换器连接； 所述模数转换器的第一输出端与第二输出端均通过第一 FPGA与第二 FPGA连接，所述第二 FPGA的输出端分别连接有第一数模转换器、第二数模转换器及串行数模转换器； 所述第一数模转换器的输出端依次连接有第一 IQ调制器、第三滤波器及第一功放器，所述第二数模转换器的输出端依次连接有第二 IQ调制器、第四滤波器及第二功放器，所述串行数模转换器的输出端连接有压控晶振。2.根据权利要求1所述的基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于:还包括第一锁相环及第二锁相环，所述第一锁相环的输出端分别与第一下变频器...

【专利技术属性】
技术研发人员：郝禄国，杨建坡，曾文彬，余嘉池，郑喜平，
申请(专利权)人：奥维通信股份有限公司，
类型：实用新型
国别省市：