跟踪电路制造技术

本发明专利技术涉及一种跟踪电路，该电路包括开关电路、节点以及跟踪电路。该开关电路具有第一端、第二端以及第三端。该节点具有节点电压。该跟踪电路与第三端和节点电连接，并且被配置成接收节点电压以及基于节点电压在第三端处产生控制电压。

【技术实现步骤摘要】
跟踪电路
本公开涉及一种跟踪电路。
技术介绍
在电路中，3.3V环境下使用的是3.3V的晶体管。例如，当USB处于闲置状态并且电压值为OV时，电路为该通用串行总线(USB)充电。在另一方面，USB在工作模式中电压值为5V。另外，专用的原产NMOS晶体管被设计成在3.3V环境中处理USB的5V电压。原产晶体管是阈值电压值为OV的晶体管。随着工艺技术节点的发展，由于晶体管的尺寸被缩小，所以晶体管的工作电压也降低了。在一些应用中，3.3V的晶体管并不适用。
技术实现思路
为解决上述问题，本专利技术提供了一种电路，包括:开关电路，具有第一端、第二端、以及第三端；节点，具有节点电压；以及跟踪电路，与第三端和节点相连接，并且被配置成接收节点电压并且基于节点电压在第三端处产生控制电压。该电路进一步包括:电流反射镜，被配置成产生流经第一端和第二端的电流。其中，跟踪电路被配置成:当节点电压处在第一电压值上时产生控制电压的第一控制电压值；以及跟踪电路被配置成:当节点电压处在不同于第一电压值的第二电压值上时产生控制电压的第二控制电压值。其中，第一控制电压值高于第一电压值；以及第二控制电压值约为第二电压值。其中，第二端处在第三电压值上；第一电压值小于第三电压值；第二电压值大于第三电压值；第一控制电压值在第一电压值和第三电压值之间；以及第二控制电压值约为第二电压值。其中，跟踪电路包括:第一锁存电路，被配置成接收节点电压和具有第二电压值的第二电压，并且在第三端处产生具有输出电压值的输出电压，节点电压具有第一参考电压值和第二参考电压 值；以及第二锁存电路，与公共节点上的第一锁存电路相连接，并且被配置成接收节点电压以及具有第一电压值的第一电压，其中，第一锁存电路被配置成具有处在第三电压的第一电压值上的输出电压或具有处在节点电压的第二参考电压值上的输出电压；以及第一电压值小于第二电压值。其中，开关电路包括PMOS晶体管，第一端是PMOS晶体管的漏极，第二端是PMOS晶体管的源极，以及第三端是PMOS晶体管的栅极。其中，节点与数据总线电连接。此外，还提供了一种方法，包括:使用具有第一端、第二端、以及第三端的开关电路；当第二端处在第二端的第一电压值上时，使第一端具有第一端的第一电压值；以及当第二端处在第二端的第二电压值上时，使第一端具有第一端的第二电压值，其中，第三端的电压值大于第一端的第一电压值；第二端的第一电压值小于第一端的第一电压值；第二端的第二电压值大于第三端的电压值。其中，开关电路包括PMOS晶体管；第一端是PMOS晶体管的栅极；第二端是PMOS晶体管的漏极；以及第三端是PMOS晶体管的源极。其中，第二端与数据总线电连接，和/或第三端与电流反射镜电连接。此外，还提供了一种电路，包括:第一 PMOS晶体管，具有第一 P漏极、第一 P源极、以及第一 P栅极;第二 PMOS晶体管，具有第二 P漏极、第二 P源极、以及第二 P栅极；第三PMOS晶体管，具有第三P漏极、第三P源极、以及第三P栅极；第一 NMOS晶体管，具有第一 N漏极、第一 N源极、以及第一 N栅极；第二 NMOS晶体管，具有第二 N漏极、第二 N源极、以及第二 N栅极；以及第三NMOS晶体管，具有第三N漏极、第三N源极、以及第三N栅极；其中，第一 P源极与第二 P栅极相连接，并且被配置成接收第一电压;第二 P源极在第一节点处与第一 P栅极以及第三N源极相连接；第一 P漏极在输出节点处与第二 P漏极以及第三N栅极相连接；第三N漏极被配置成接收第一电压值；第一 N漏极与第二 N栅极相连接，并且被配置成接收第一电压；第二N漏极在第二节点处与第一N栅极以及第三P漏极相连接；第一N源极与第二 N源极以及第三P栅极相连接；第三P源极被配置成接收第二电压值；第一节点与第二节点电连接；第二电压值小于第一电压值；以及第一电压被配置成在第三电压值和第四电压值之间进行转换，第三电压值小于第二电压值，第四电压值大于第三电压值。其中，输出被配置成控制开关电路。其中，当第一电压处在第三电压值上时，第一PMOS晶体管、第三NMOS晶体管、以及第二 NMOS晶体管被配置成截止；以及第二 PMOS晶体管、第三PMOS晶体管、以及第一 NMOS晶体管被配置成导通；以及当第一电压处在第四电压值上时，第一 PMOS晶体管、第三NMOS晶体管、以及第二 NMOS晶体管被配置成导通；以及第二 PMOS晶体管、第三PMOS晶体管、以及第一 NMOS晶体管被配置成截止。此外，还提供了一种电路，包括:第一锁存电路，被配置成接收第一电压和具有第二电压值的第二电压，并且在输出节点处产生具有输出电压值的输出电压，第一电压具有第一参考电压值以及第二参考电压值；以及第二锁存电路，与公共节点上的第一锁存电路相连接，并且被配置成接收第一电压以及具有第三电压值的第三电压，其中，第一锁存电路被配置成具有处在第三电压的第三电压值上的输出电压或具有处在第一电压的第二参考电压值上的输出电压；以及第三电压值小于第二电压值。其中，当第一电压处在第一参考电压值上时，第一锁存电路被配置成具有处在第三电压值上的输出电压；以及当第一电压处在第二参考电压值上时，第一锁存电路被配置成具有处在第二参考电压值上的输出电压。其中，第一锁存电路包括:第一 PMOS晶体管，具有第一 P漏极、第一 P源极、以及第一 P栅极；第二 PMOS晶体管，具有第二 P漏极、第二 P源极、以及第二 P栅极；以及第三NMOS晶体管，具有第三N漏极、第三N源极、以及第三N栅极，其中，第一 P源极与第二 P栅极相连接，并且被配置成接收第一电压；第二 P源极在第一节点处与第一 P栅极以及第三N源极相连接；第一P漏极在输出节点处与第二P漏极以及第三N栅极相连接；以及第三N漏极被配置成接收第一电压值；以及第二锁存电路包括:第一 NMOS晶体管，具有第一 N漏极、第一 N源极、以及第一 N栅极；第二 NMOS晶体管，具有第二 N漏极、第二 N源极、以及第二 N栅极；以及第三PMOS晶体管，具有第三P漏极、第三P源极、以及第三P栅极；其中，第一 N漏极与第二 N栅极相连接，并且被配置成接收第一电压；第二 N漏极第二节点处与第一 N栅极以及第三P漏极相连接；第一 N源极与第二 N源极以及第三P栅极相连接；以及第三P源极被配置成接收第二电压值。其中，在第一工作模式中，当第一电压具有第一参考电压值时，电路被配置成使得第二 PMOS晶体管、第三PMOS晶体管、以及第一 NMOS晶体管导通，并使得第一 PMOS晶体管、第三NMOS晶体管、以及第二 NMOS晶体管截止；以及在第二工作模式中，当第一电压具有第二参考电压值时，电路被配置成使得第二 PMOS晶体管、第三PMOS晶体管、以及第一 NMOS晶体管截止，并使得第一 PMOS晶体管、第三NMOS晶体管、以及第二 NMOS晶体管导通。其中，输出节点被配置成控制开关电路。其中，第二电压值和第一电压裕度约为第一锁存电路和/或第二锁存电路中的晶体管的额定工作电压值的两倍；以及第三电压值和第二电压裕度约为额定工作电压值。附图说明在附图和以下描述中阐明了本专利技术的一个或者多个实施例的细节。说明书、附图和权利要求可以使得其它特征和优点变得显而易见。图1是根据一些实施本文档来自技高网...

【技术保护点】
一种电路，包括：开关电路，具有第一端、第二端、以及第三端；节点，具有节点电压；以及跟踪电路，与所述第三端和所述节点相连接，并且被配置成接收所述节点电压并且基于所述节点电压在所述第三端处产生控制电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：詹豪杰，余宗欣，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：